搜索：加法器 - 虫虫下载站

编译器/解释器  一个简单的加法器描述,以前在别的网站上被发过,现在存在这里.

一个简单的加法器描述,以前在别的网站上被发过,现在存在这里.

https://www.eeworm.com/dl/628/183154.html

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VHDL/FPGA/Verilog 16位加法器的流水线计算,verilog代码

16位加法器的流水线计算,verilog代码，用于FPGA平台。

https://www.eeworm.com/dl/663/184937.html

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其他  VHDL——N位加法器设计

VHDL——N位加法器设计

https://www.eeworm.com/dl/534/186041.html

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VHDL/FPGA/Verilog 有关于加法器的vhdl编程

有关于加法器的vhdl编程，是用赛灵思的fpga实现的，可以在赛灵思网站上找到更具体的说明

https://www.eeworm.com/dl/663/189192.html

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VHDL/FPGA/Verilog 四位加法器

四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的设计原型

https://www.eeworm.com/dl/663/193801.html

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文件格式  介绍8位加法器、分频电路、数字秒表的PPT

介绍8位加法器、分频电路、数字秒表的PPT，带源码，解释详细，一步一步学习，是学习VHDL的好

https://www.eeworm.com/dl/639/197599.html

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VHDL/FPGA/Verilog 十六位超前进位加法器

十六位超前进位加法器，Verilog HDL

https://www.eeworm.com/dl/663/199813.html

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编译器/解释器  8位加法器VHDL 8位加法器VHDL 8位加法器VHDL

8位加法器VHDL 8位加法器VHDL 8位加法器VHDL

https://www.eeworm.com/dl/628/203563.html

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VHDL/FPGA/Verilog 8位的加法器设计

8位的加法器设计，分4个工程完成的，用的是Quartus II软件。

https://www.eeworm.com/dl/663/213274.html

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VHDL/FPGA/Verilog 这是个基于 Xilinx Spartan3 的加法器

这是个基于 Xilinx Spartan3 的加法器，利用Verilog语言编写，对于EDA初学者来说有一定的参考价值。

https://www.eeworm.com/dl/663/214503.html

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