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加法器 的查询结果
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VHDL/FPGA/Verilog 在硬體上將十進制轉二進制
在硬體上將十進制轉二進制，不需要使用加法器的運算方式，大大減少運算的時間。
VHDL/FPGA/Verilog 用quartusII编写的
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
其他嵌入式/单片机内容 基于ALTERA 公司cyclone系列FPGA的程序
基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
汇编语言 用quartusII编写的
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。-
嵌入式/单片机编程 用quartusII编写的
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
VHDL/FPGA/Verilog 介绍了carry_chain_adder
介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图
VHDL/FPGA/Verilog 用verilog hdl编写的一些例程
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
VHDL/FPGA/Verilog 计数器 锁存器 12位寄存器 带load
计数器
锁存器
12位寄存器
带load，clr等功能的寄存器
双向脚（clocked bidirectional pin）
一个简单的状态机
一个同步状态机
用状态机设计的交通灯控制器
数据接口
一个简单的UART
测试向量（Test Bench）举例：
加法器源程序 相应加法器的测试向量test bench） ...
VHDL/FPGA/Verilog 一个数码管显示的测试程序
一个数码管显示的测试程序，内含加法器、减法器，4-7译码器，计数器等。