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VHDL/FPGA/Verilog 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计

第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计

https://www.eeworm.com/dl/663/167926.html

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VHDL/FPGA/Verilog 利用VHDL语言编写的一个16分频器

利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器

https://www.eeworm.com/dl/663/171561.html

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VHDL/FPGA/Verilog vhdl N-0.5分频方法设计

vhdl N-0.5分频方法设计，可以输入任意数值N，即分得到N－0.5的频率。

https://www.eeworm.com/dl/663/171623.html

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VHDL/FPGA/Verilog 数控分频器设计:对于一个加法计数器

数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。

https://www.eeworm.com/dl/663/175649.html

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VHDL/FPGA/Verilog Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

https://www.eeworm.com/dl/663/176687.html

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中间件编程  vhdl语言写的基数分频器

vhdl语言写的基数分频器，多平台，通过MODESIM仿真

https://www.eeworm.com/dl/682/177213.html

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嵌入式/单片机编程  多数位分频器.............................................可直接编译

多数位分频器.............................................可直接编译

https://www.eeworm.com/dl/647/177798.html

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VHDL/FPGA/Verilog 基于VHDL语言描述的一个分频器

基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。

https://www.eeworm.com/dl/663/177924.html

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VHDL/FPGA/Verilog 这是我自己编写的三分频

这是我自己编写的三分频，也就是奇数分频，占空比为1：1，当然如果需要其它奇数分频，只要将程序里面的N和counter修改即可

https://www.eeworm.com/dl/663/180615.html

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其他嵌入式/单片机内容  简单的VERILOG五分频电路描述

简单的VERILOG五分频电路描述，可综合。已经过检验

https://www.eeworm.com/dl/687/181511.html

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