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其他 华为的小数分频专利 PDF文档 里面的内容比较详细 分析了当前的小数分频方法以及专利小数分频方法的实现算法以及步骤
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汇编语言 74LS393和Intel8253中断应用 采用74LS393对实验箱中8MHz时钟进行分频处理
74LS393和Intel8253中断应用
采用74LS393对实验箱中8MHz时钟进行分频处理，从中获得低于2MHz的时钟信号￠，并将时钟信号￠输入给Intel8253的某通道C。要求通道C的输出信号作为Intel8259的可屏蔽中断请求IRQ2，使得中央处理器每隔2秒钟中断一次，中断程序将中断次数采用二进制方式在8个发光二极管中显示出来 ...
matlab例程 电子通信系统的建模与仿真 第4章 电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器
电子通信系统的建模与仿真
第4章 电子线路仿真试验
4.1 信号合并
4.2 微积分
4.3 触发器
4.4 分频器
4.5 使能开关
4.6 编程开关
4.7 移位寄存器
4.8 整流电路
4.9 驻波演示
4.10 超外差式接收机
VHDL/FPGA/Verilog 该源码为VHDL语言编写的分频器
该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
VHDL/FPGA/Verilog 任意奇数分频
任意奇数分频，只要修改N即可实现 可验证
单片机开发 16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
16c54四位LED时钟显示程序
使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
VHDL/FPGA/Verilog 用VERILOG HDL实现的任意 频率分频器源代码
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
VHDL/FPGA/Verilog 0到255任意整数半整数分频Verilog HDL.rar
0到255任意整数半整数分频Verilog HDL.rar
VHDL/FPGA/Verilog 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设
计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数
（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可
通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使
用的电路，并在 ModelSim 上进行验证。 ...