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分线器 的查询结果
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VHDL/FPGA/Verilog 用vhdl实现的分频器
用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
单片机开发 摘 要： 本文件是AD测试实验；使用外部22.1184MHz晶振,将跳线器JP3短接 * 功能：开机显示"铭朗科技
摘 要： 本文件是AD测试实验；使用外部22.1184MHz晶振,将跳线器JP3短接
* 功能：开机显示"铭朗科技，WWW.MLARM.COM"信息，为待机界面。定义 A ~ F 为功能
单片机开发 文件是I2C总线读写测试程序；将跳线器JP6短接
文件是I2C总线读写测试程序；将跳线器JP6短接，使用外部22.1184MHz晶振.
* 功能：定义 0 ~ 9 键为数字键， A ~ F 为功能键。按 A 键后，可按0 ~ 9 数字键，
* 从零地址开始存储该键值，并送LED数码管上显示该键值。按 B 键后，从零地
* 址开始读取数据值，并送LED数码管上显示。读取速度每秒一次。按 C 键后，
* 停止 ...
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
VHDL/FPGA/Verilog 一个可实现多倍（次）分频器VHDL源代码设计
一个可实现多倍（次）分频器VHDL源代码设计
VHDL/FPGA/Verilog 一个基于CPLD/FPGA的半整数分频器的设计的文档资料
一个基于CPLD/FPGA的半整数分频器的设计的文档资料
VHDL/FPGA/Verilog 好的分频器设计程序
好的分频器设计程序，有三个，二分频，八分频随便改，比较实用
汇编语言 功能：ZY886A液晶显示模块显示控制。启动程序即进入正常显示状态（循环显示一系列数字0～F）。 说明：将跳线器题J6、J19、J20分别短接到LCM_/WR、LCM_DAT、LCM_/CS端。
功能：ZY886A液晶显示模块显示控制。启动程序即进入正常显示状态（循环显示一系列数字0～F）。
说明：将跳线器题J6、J19、J20分别短接到LCM_/WR、LCM_DAT、LCM_/CS端。
通过跳线器J8、J9选择高频晶振6MHZ。
在DP-932下载实验仪上，通过JP2与ZY886A液晶模块进行连接。 ...
人工智能/神经网络 在做2維度樣本分類的過程中,若我們能事先畫出訓練樣本在空間中的分散情形,這將有助於我們在設定SVM分類器的參數C的取值範圍. 例如:若畫出的訓練樣本的散佈較分散,我們可以得知此時採用的參數值可以取在較
在做2維度樣本分類的過程中,若我們能事先畫出訓練樣本在空間中的分散情形,這將有助於我們在設定SVM分類器的參數C的取值範圍. 例如:若畫出的訓練樣本的散佈較分散,我們可以得知此時採用的參數值可以取在較大的範圍. 所以本程式也是讓想要畫出資料樣本在平面的散佈情形者之一各可行工具. ...
matlab例程 电子通信系统的建模与仿真 第4章 电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器
电子通信系统的建模与仿真
第4章 电子线路仿真试验
4.1 信号合并
4.2 微积分
4.3 触发器
4.4 分频器
4.5 使能开关
4.6 编程开关
4.7 移位寄存器
4.8 整流电路
4.9 驻波演示
4.10 超外差式接收机