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减振器设计 的查询结果
VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数 ...
单片机开发 一个精确的50uS软件延时函数 特别在系统设计时定时器不够用的情况下特别方便
一个精确的50uS软件延时函数 特别在系统设计时定时器不够用的情况下特别方便，不过要注意单片机的晶振 默认的是11.0592M 不一样时需要对初始值进行修改
编辑器/阅读器 甚小天线地面站_VSAT_卫星通信系统高频本振信号源设计,pdf格式
甚小天线地面站_VSAT_卫星通信系统高频本振信号源设计,pdf格式，阅读前请安装相应的阅读器。
软件设计/软件工程 l、设计用于竞赛的四人抢答器
l、设计用于竞赛的四人抢答器，功能如下：
(1) 有多路抢答器，台数为四；
(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；
(3) 能显示超前抢答台号并显示犯规警报；
(4) 能显示各路得分，并具有加、减分功能；
2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁， ...
单片机开发 设计一个四路抢答器。抢答器必须具有互锁功能
设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。
开关电源 反激式变换器中RCD箝位电路的设计
反激式变换器中RCD箝位电路的设计
开关电源 转换式电源供给器原理与设计
转换式电源供给器原理与设计
多媒体 Illustrator绘图设计声像教程 TSCC 播放器
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技术书籍 转换式电源供给器原理与设计-238页-4.1M.pdf
专辑类-开关电源相关专辑-119册-749M 转换式电源供给器原理与设计-238页-4.1M.pdf
技术书籍 反激式变换器中RCD箝位电路的设计.pdf
专辑类-开关电源相关专辑-119册-749M 反激式变换器中RCD箝位电路的设计.pdf