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全加器 的查询结果
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VHDL/FPGA/Verilog 全加器和记数器的测试文件
全加器和记数器的测试文件，可直接用于modsim测试
VHDL/FPGA/Verilog 用VHDL语言设计四位全加器
用VHDL语言设计四位全加器，有低位进位和高位进位。
VHDL/FPGA/Verilog 实现全加器的不可或缺的东西
实现全加器的不可或缺的东西，半加器，功能就是为了全加器做好准备
VHDL/FPGA/Verilog 4 级流水方式的8 位全加器。。。。。。
4 级流水方式的8 位全加器。。。。。。
其他嵌入式/单片机内容 一个用VHDL语言编写的全加器
一个用VHDL语言编写的全加器，是数字电路EDA设计的一个例子，可能不太特别，但是应该可以用一下的。
技术资料 四位全加器的VHDL与VerilogHDL实现
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路 ...
VHDL/FPGA/Verilog vhdl基于半加器的全加器描述及仿真
vhdl基于半加器的全加器描述及仿真
VHDL/FPGA/Verilog 双向控制全加器的VHDL实现 内含ISE工程文件
双向控制全加器的VHDL实现 内含ISE工程文件
VHDL/FPGA/Verilog 使用Vhdl语言实现数字电路全加器功能
使用Vhdl语言实现数字电路全加器功能，算法比较简单，供初学者参考。
VHDL/FPGA/Verilog fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
fulladder.vhd 一位全加器
adder.vhd 四位全加器
multi4.vhd 四位并行乘法器