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全加器 的查询结果
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VHDL/FPGA/Verilog 三位全加器的源代码
三位全加器的源代码，和测试代码，用Verilog HDL实现的！
VHDL/FPGA/Verilog 这是一个4位全加器
这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
其他书籍 各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体
各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触发器,集成数模转换器(DAC),逐次渐进型模数转换器(ADC) ...
VHDL/FPGA/Verilog 用VHDL语言采用串行方法实现用1位全加器实现4位全加器
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
VHDL/FPGA/Verilog VHDL实现四位全加器
VHDL实现四位全加器，适合初学者，源程序下载
VHDL/FPGA/Verilog 在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
VHDL/FPGA/Verilog 双向控制全加器的VHDL实现 内含ISE工程文件
双向控制全加器的VHDL实现 内含ISE工程文件
VHDL/FPGA/Verilog 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4
即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。
2． ultiplier_quick_add_5
即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。
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VHDL/FPGA/Verilog 用VERILOG语言实现了全加器,可综合可仿真通过
用VERILOG语言实现了全加器,可综合可仿真通过