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全加器 的查询结果
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VHDL/FPGA/Verilog 完成一个加速器设计
完成一个加速器设计，全加器，具 8位计数器
技术资料 VHDL实验之24进制加法计数器
VHDL实验之一位全加器，基本实验有助于初学者入门！
软件设计/软件工程 10个VHDL程序实例
10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
其他 由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
VHDL/FPGA/Verilog 触发器实现的
触发器实现的，8位全加器的VHDL语言实现，适用于altera系列的FPGA
VHDL/FPGA/Verilog 本程序以Modelsim为开发平台
本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行
VHDL/FPGA/Verilog 实验课的作业
实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。
VHDL/FPGA/Verilog 2级流水线
2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA