搜索结果
找到约 20,679 项符合
交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 半整数分频器电路的VHDL源程序
半整数分频器电路的VHDL源程序，供大家学习和讨论。
VHDL/FPGA/Verilog 数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。
VHDL/FPGA/Verilog 全加器的详细设计思路和用VHDL语言编写的详细源代码
全加器的详细设计思路和用VHDL语言编写的详细源代码
VHDL/FPGA/Verilog FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl
FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl
VHDL/FPGA/Verilog 一个用vhdl语言编成的可以让蜂鸣器发声的的程序。
一个用vhdl语言编成的可以让蜂鸣器发声的的程序。
VHDL/FPGA/Verilog 用VHDL编写的8位全加器,数字分频器等程序
用VHDL编写的8位全加器,数字分频器等程序
VHDL/FPGA/Verilog 通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零
通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零
VHDL/FPGA/Verilog VHDL电子抢答器的实现。有多个文件
VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现
VHDL/FPGA/Verilog 四位全家器的VHDL语言模块
四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过
其他 用VHDL设计CRC发生器和校验器
用VHDL设计CRC发生器和校验器，供初学者参考。