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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 自己做的vhdl课程设计
自己做的vhdl课程设计，交通灯：实现主干道倒计时，分别为30,20,5秒，分情况：当主干道有车时，红黄绿交替，当只一个道路上有车时，那个道的交通灯变绿色，利用max+plus2做成，使用flex8000,epf8282alc84_4只用加一个38译码器模块即可，使用别的板子也可以运行 ...
VHDL/FPGA/Verilog 本源码实现交织编码
本源码实现交织编码，源码为VHDL语言。运行于发射端FPGA。
VHDL/FPGA/Verilog 使用VHDL开发的简易数字时钟软件
使用VHDL开发的简易数字时钟软件，可以作为初学者熟悉定时器应用的实例程序。
VHDL/FPGA/Verilog VHDL是由美国国防部为描述电子电路所开发的一种语言
VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强 ...
VHDL/FPGA/Verilog 本程序是用VHDL语言编写的
本程序是用VHDL语言编写的，其中包括并口通讯，DDS电机调速,编码器信号处理等，对研究这方面的工程人员有一定参考作用
VHDL/FPGA/Verilog VHDL编程一百例
VHDL编程一百例，包括加法器、乘法器、移位寄存器、奇偶校验器等。pdf格式的，仅供学习使用
VHDL/FPGA/Verilog 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器
伪随机序列发生器的vhdl算法
设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）
其他 ISP实验分频器源程序
ISP实验分频器源程序，用VHDL写的，在x3s200an芯片上编译的
VHDL/FPGA/Verilog 介绍了各种分频器的设计
介绍了各种分频器的设计，VHDL描述。包括偶数分频器，奇数分频器，办整数分频器
VHDL/FPGA/Verilog 利用两个半加器来组成的全加器
利用两个半加器来组成的全加器，是简单的vhdl语言入门