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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 用VHDL编译的源代码
用VHDL编译的源代码，4bit加一器，输入一个4位二进制数自动加一，解压后直接用Quartus打开project即可
VHDL/FPGA/Verilog 用VHDL编译的源代码
用VHDL编译的源代码，两位优先级编码器，输入一个十进制数，直接显示头两个‘1’所在的位，解压后直接用Quartus打开project即可
VHDL/FPGA/Verilog 用vhdl编写的D触发器
用vhdl编写的D触发器，锁存器等，不需帐号就可自由下载此源码
VHDL/FPGA/Verilog 任意小数分频器产生原理
任意小数分频器产生原理，及详细说明文档，任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)
VHDL/FPGA/Verilog 练习用VHDL设计逻辑
练习用VHDL设计逻辑，用VHDL设计一个3-8译码器，对其进行时序仿真
matlab例程 数字下变频器的matlab实现
数字下变频器的matlab实现，一定的设计指标，可以用来知道vhdl程序设计
VHDL/FPGA/Verilog VHDL语言编写
VHDL语言编写，实现双向移位寄存器功能，在MAX+plus软件下实现
软件设计/软件工程 l、设计用于竞赛的四人抢答器
l、设计用于竞赛的四人抢答器，功能如下：
(1) 有多路抢答器，台数为四；
(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；
(3) 能显示超前抢答台号并显示犯规警报；
(4) 能显示各路得分，并具有加、减分功能；
2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁， ...
VHDL/FPGA/Verilog vhdl编程的
vhdl编程的，移位寄存器，八位，支持左移，右移
VHDL/FPGA/Verilog 抢答器的实现
抢答器的实现，主要通过vhdl语言，并有原理图