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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 用VHDL语言写的程序包含如下功能：1.键盘扫描2.控制AD转换3.产生PWM信号与51系列CPU接口
用VHDL语言写的程序包含如下功能：1.键盘扫描2.控制AD转换3.产生PWM信号与51系列CPU接口，接在51地址数据总线上，单片机通过访问地址总线上的数据寄存器来控制CPLD
VHDL/FPGA/Verilog M_UART 介绍了通用异步收发器（UART）的原理
M_UART
介绍了通用异步收发器（UART）的原理，并以可编程逻辑器件FPGA为核心控制部件，基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程完成UART的设计。经测试，该设计完全达到了设计要求。
VHDL/FPGA/Verilog 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时 ...
VHDL/FPGA/Verilog 用vhdl编写的简易电子中设计
用vhdl编写的简易电子中设计，经过测试成功，且用记事本上载，无需阅读器进行阅读。
VHDL/FPGA/Verilog 定时器的编程
定时器的编程，vhdl语言，可以实现24时制定时器
VHDL/FPGA/Verilog 用VHDL写的源代码程序
用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
系统设计方案 本文介绍一种以CPLD[1]为核心、以VHDL[2]为开发工具的时间控制器
本文介绍一种以CPLD[1]为核心、以VHDL[2]为开发工具的时间控制器，该控制器不仅具有时间功能，而且具有定时器功能，能在00：00～23：59之间任意设定开启时间和关闭时间，其设置方便、灵活，广泛应用于路灯、广告灯箱、霓虹灯等处的定时控制。 ...
VHDL/FPGA/Verilog VHDL常用实例
VHDL常用实例，适合初学者，有计时器等常用例子
VHDL/FPGA/Verilog 用VHDL编写的PWM控制程序
用VHDL编写的PWM控制程序，通过寄存器控制20余路PWM输出；qar是quartus的压缩包格式