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VHDL/FPGA/Verilog VHDL分频器

VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。 ...

https://www.eeworm.com/dl/663/301929.html

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VHDL/FPGA/Verilog 用vhdl实现的分频器

用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制

https://www.eeworm.com/dl/663/303000.html

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VHDL/FPGA/Verilog 3－8 VHDL 译码器请

3－8 VHDL 译码器请

https://www.eeworm.com/dl/663/304244.html

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VHDL/FPGA/Verilog VHDL实现四位全加器

VHDL实现四位全加器，适合初学者，源程序下载

https://www.eeworm.com/dl/663/304577.html

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VHDL/FPGA/Verilog VHDL的44个实例包括:8位相等比较器、步进电机控制器、移位寄存器等

VHDL的44个实例包括:8位相等比较器、步进电机控制器、移位寄存器等

https://www.eeworm.com/dl/663/305986.html

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VHDL/FPGA/Verilog vhdl的伪随机序列发射器程序

vhdl的伪随机序列发射器程序，已经过仿真，仿真正确且能够成功应用

https://www.eeworm.com/dl/663/307201.html

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VHDL/FPGA/Verilog 在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器

在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器

https://www.eeworm.com/dl/663/308286.html

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VHDL/FPGA/Verilog 用VHDL编写的一个出租车计费器

用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试

https://www.eeworm.com/dl/663/309955.html

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VHDL/FPGA/Verilog 基于VHDL高级综合的水下航行器自控系统集成设计研究

基于VHDL高级综合的水下航行器自控系统集成设计研究，资料详尽，有全套源码，绝对真实！

https://www.eeworm.com/dl/663/310652.html

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VHDL/FPGA/Verilog 双向控制全加器的VHDL实现内含ISE工程文件

双向控制全加器的VHDL实现内含ISE工程文件

https://www.eeworm.com/dl/663/310676.html

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