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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 任意N进制分频器的标准VHDL代码（原创）
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VHDL/FPGA/Verilog 常用2、4、6及任意偶数分频器的VHDL代码实现（原创）
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VHDL/FPGA/Verilog 常用1、3、5及任意奇数分频器的VHDL代码实现（原创）
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通讯编程文档 使用VHDL設計一個適用於ETSI OFDM的時間和頻率同步處理器
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汇编语言 用VHDL设计的3-8译码器
用VHDL设计的3-8译码器，精简~！
VHDL/FPGA/Verilog 计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码
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文章/文档 用VHDL设计一个4位二进制并行半加器
用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
VHDL/FPGA/Verilog 用VHDL编的移位寄存器,具有置位,清零,装载,方向功能.~
用VHDL编的移位寄存器,具有置位,清零,装载,方向功能.~
VHDL/FPGA/Verilog 用VHDL编的编码器,具有多种功能,希望呢温暖感跟大家共享~!
用VHDL编的编码器,具有多种功能,希望呢温暖感跟大家共享~!
VHDL/FPGA/Verilog 用VHDL编写的一个出租车计费器
用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试