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乘法器设计 的查询结果
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VHDL/FPGA/Verilog 32位加法器组成原理课程设计
32位加法器组成原理课程设计，串行进位完成，希望对大家有帮助
文章/文档 JAVA课程设计 本计算器可以进行简单的四则运算（加、减、乘、除）但仅限于十进制下
JAVA课程设计 本计算器可以进行简单的四则运算（加、减、乘、除）但仅限于十进制下，还可以进行（八进制，十进制，十六进制）之间的相互转换，八进制最多可以输入19位数，十进制最多可以输入18位数，十六进制最多可以输入14位数,backspace表示退格, clear表示初始化，在window下直接运行（Jsp2003.bat）即可，界面为灰白对 ...
VHDL/FPGA/Verilog vhdl语言实现的16乘16的点阵显示设计代码
vhdl语言实现的16乘16的点阵显示设计代码，调试通过，可借鉴
VHDL/FPGA/Verilog 经过精心设计的加法器的代码
经过精心设计的加法器的代码，并在FPGA硬件平台实现和验证过的
VHDL/FPGA/Verilog 经过精心设计的除法器的代码
经过精心设计的除法器的代码，并在FPGA硬件平台实现和验证过的
VHDL/FPGA/Verilog 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八 ...
VHDL/FPGA/Verilog 用StateCAD设计一个“串进并出的加法器”状态机
用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
VHDL/FPGA/Verilog 1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。
1、 掌握VHDL的结构以及实例的编程；
2、 学会使用QuartusⅡ平台的开化；
3、 设计一个2位BCD码加法器。
汇编语言 通过汇编语言设计一个小程序来求一个数的阶乘
通过汇编语言设计一个小程序来求一个数的阶乘
Java编程 一个用Java制作的实现“复数”各种操作的计算器。包括 加减乘除根模 自然对数 实幂指数 虚幂指数 正弦 余弦 正切。 主要是各种算法和类的设计。 可以供初学面向对象程序设计和Java的同学参考。
一个用Java制作的实现“复数”各种操作的计算器。包括 加减乘除根模 自然对数 实幂指数 虚幂指数 正弦 余弦 正切。
主要是各种算法和类的设计。
可以供初学面向对象程序设计和Java的同学参考。