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乘法器设计 的查询结果
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技术资料 2015全国电赛E题报告—基于锁相环的简易频谱仪
本资源为2015全国电设E题报告——基于锁相环的简易频谱仪内含原理分析方案对比及原理图，下面是本资源的部分内容：本系统采用MSP430F5529为主控器件，采用锁相环频率合成芯片ADF4110、三阶RC低通滤波器和压控振荡芯片MAX2606实现稳定的本振源，产生本征频率在90MHz～110MHz的恒定正弦信号；采用乘法器AD835实现对输出信号幅 ...
技术资料 模拟乘法器AD835 原理图
这是AD835的AD15绘制的原理图，希望对大家有帮助。采用双电源供电，电源接了耦合电容。
教程资料 Altera的FPGA设计的硬件除法器
Altera的FPGA，设计的硬件除法器
模拟电子 FPU加法器的设计与实现
浮点运算器的核心运算部件是浮点加法器，它是实现浮点指令各种运算的基础，其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法，通过VHDL语言在QuartusII中进行设计和验证，此加法器通过状态机控制运算，有效地降低了功耗，提高了速度，改善了性能。
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传感与控制 超前进位加法器的设计
超前进位加法器的设计
源码/资料 用java编写的一个基于GUI的算术四则运算（加、减、乘、除）的计算器。 1．综合使用swing包的容器类和组件类设计一个合理的界面； 2．只能对整型数据进行处理； 3. 只能完成加、减、乘、除四项基
用java编写的一个基于GUI的算术四则运算（加、减、乘、除）的计算器。 1．综合使用swing包的容器类和组件类设计一个合理的界面； 2．只能对整型数据进行处理； 3. 只能完成加、减、乘、除四项基本功能； 4．参照Windows附件中的计算器的外观和功能 ...
其他 乘序给出了对称Chebyshev滤波器的设计.注意:语法规则 cheblp.m lowpass filter design (specify del) cheblp2.m lowpass filter
乘序给出了对称Chebyshev滤波器的设计.注意:语法规则 cheblp.m lowpass filter design (specify del) cheblp2.m lowpass filter design (specify ws) chebbp.m bandpass filter design (specify del) chebbp2.m bandpass filter design (specify ws1,ws2) chebdiff.m lowpass differentiator design
Applet 不错的课件陈述设计一个汇编程序。实现下列功能1.实现加、减、乘、除以及取余的计算程序。2.接受由键盘输入的十进制数。3.计算结果以十进制数输出。
不错的课件陈述设计一个汇编程序。实现下列功能1.实现加、减、乘、除以及取余的计算程序。2.接受由键盘输入的十进制数。3.计算结果以十进制数输出。
VHDL/FPGA/Verilog 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
用一位全加器组成四位全加器.
所用语言是Verilog HDL.
主要用在加法器的设计中。
文章/文档 Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序
Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序
Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序