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三人表决器 的查询结果
VHDL/FPGA/Verilog 这是我自己写的4人表决器源码
这是我自己写的4人表决器源码，在xilinx Spartan3E 上已经调试成功，拿出来与大家分享！
加密解密 RC4加密算法是大名鼎鼎的RSA三人组中的头号人物Ron Rivest在1987年设计的密钥长度可变的流加密算法簇。
RC4加密算法是大名鼎鼎的RSA三人组中的头号人物Ron Rivest在1987年设计的密钥长度可变的流加密算法簇。
加密解密 RC4加密算法是大名鼎鼎的RSA三人组中的头号人物Ron Rivest在1987年设计的密钥长度可变的流加密算法簇。之所以称其为簇
RC4加密算法是大名鼎鼎的RSA三人组中的头号人物Ron Rivest在1987年设计的密钥长度可变的流加密算法簇。之所以称其为簇，是由于其核心部分的S-box长度可为任意，但一般为256字节。该算法的速度可以达到DES加密的10倍左右。
VHDL/FPGA/Verilog 七人表决器 在表决的过程中 多于四个通过 少于四个不通过
七人表决器 在表决的过程中 多于四个通过 少于四个不通过
VHDL/FPGA/Verilog 要求用VHDL语言设计7人表决器和系列检测器
要求用VHDL语言设计7人表决器和系列检测器，检测“1111111101111110”
系统设计方案 移位寄存器和9人表决器电路的VHDL设计方案
移位寄存器和9人表决器电路的VHDL设计方案
系统设计方案 包含VHDL语言设计7人表决器电路和系检测器列
包含VHDL语言设计7人表决器电路和系检测器列
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。
VHDL/FPGA/Verilog 里面有四个vhdl源程序 分别为状态机 三位表决器 和交通灯 优先编码器
里面有四个vhdl源程序 分别为状态机 三位表决器 和交通灯 优先编码器
VHDL/FPGA/Verilog 含有七人表决器
含有七人表决器，格雷码变换电路，英文字符显示电路，基本触发器（D和JK），74LS160计数器功能模块，步长可变的加减计数器