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verilog
编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状
verilog
编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100...
2015-07-14 10:08:02
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一个32位微处理器的
verilog
实现源代脉,采用5级流水线和cache技术.
一个32位微处理器的
verilog
实现源代脉,采用5级流水线和cache技术.
2014-12-21 21:33:04
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VERILOG
实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
VERILOG
实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
2016-01-26 00:13:01
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清华在大学出版社出版 J.Bhasker著孙海平翻译的一本的
VERILOG
书籍
清华在大学出版社出版 J.Bhasker著孙海平翻译的一本的
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2016-03-09 10:13:02
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CRC校验并行实现,
Verilog
源码.8位数据输入,实现速度快,适用与各种类型的器件.
CRC校验并行实现,
Verilog
源码.8位数据输入,实现速度快,适用与各种类型的器件.
2016-04-13 20:33:02
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电话计费器的
verilog
实现。基于fpga的电话计费器实现。完成拨打电话自动计费的功能
电话计费器的
verilog
实现。基于fpga的电话计费器实现。完成拨打电话自动计费的功能
2016-05-10 00:17:02
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DDS发生器NIOS .c文件,在NIOSII中可以配合
Verilog
代码生成的自定义外设产生DDS信号
DDS发生器NIOS .c文件,在NIOSII中可以配合
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代码生成的自定义外设产生DDS信号
2013-12-28 15:55:07
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RS232
verilog
coding 全参数化设计 可以自己设定波特率 时钟频率等 完全FPGA实现调通
RS232
verilog
coding 全参数化设计 可以自己设定波特率 时钟频率等 完全FPGA实现调通
2016-12-28 20:35:01
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IEEE Std 1364-2001 Standard
Verilog
hardware description language
·IEEE Std 1364-2001 Standard
Verilog
hardware description language
2023-04-28 18:20:03
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美国 San José State University 逻辑设计课件（Xilinx FPGA和
Verilog
）
·这是课程说明：EE178 is a class for students interested in designing synchronous digital circuits using Xilinx FPGA devices as the prototyping medium. EE178 is a hands-on lab class where students will comple
2024-08-08 08:00:02
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Regex
正则表达式的学习资料 正则表达式的学习资料-Regex
learning
source Regex
learning
source
2023-12-07 14:20:01
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梦想世界社区
梦想世界社区，我修改的无错版，为了看看
是什么
东西，不过现在还是不知道
是什么
东西，总之 哎
2013-12-31 11:18:01
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集成低噪声VCO的ADF4350系列PLL之特性和应用
ADF4350/1系列
是什么
？
2013-12-27 08:45:10
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The library is a C++/Python implementation of the variational building block framework introduced in
The framework allows easy
learning
of a wide variety of models using variational Bayesian
learning
2016-12-16 10:52:02
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这是PCM电话传输系统模型的
verilog
程序,是一个modlesim开发环境下的工程文件,并有波形仿真结果.
这是PCM电话传输系统模型的
verilog
程序,是一个modlesim开发环境下的工程文件,并有波形仿真结果.
2014-07-07 16:00:01
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用
verilog
编写 应用于图像压缩编码中 使用行程长度编码(run lengthencoding,RLE)对交流系数(Aa)进行编码。
用
verilog
编写 应用于图像压缩编码中 使用行程长度编码(run lengthencoding,RLE)对交流系数(Aa)进行编码。
2013-12-28 18:08:01
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键盘鼠标的原代码,用FPGA实现,使用
Verilog
HDL编写,已经使用FPGA验正过了,完全可以用
键盘鼠标的原代码,用FPGA实现,使用
Verilog
HDL编写,已经使用FPGA验正过了,完全可以用
2013-12-12 22:57:03
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是用
verilog
写的,解复接程序,可以把复接的反过来,一般用在解码程序中!
是用
verilog
写的,解复接程序,可以把复接的反过来,一般用在解码程序中!
2015-07-02 20:53:02
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FPGA上的
VERILOG
语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波
FPGA上的
VERILOG
语言编程。通过查找表实现直接数字频率合成。
2015-09-27 20:12:02
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经过Xilinx SPATAN-III FPGA验证,
Verilog
描述
经过Xilinx SPATAN-III FPGA验证,
Verilog
描述
2013-12-17 09:18:04
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