myrom.v
来自「verilog代码集锦.rar」· Verilog 代码 · 共 28 行
V
28 行
`timescale 1ns/10psmodule myrom(read_data,addr,read_en_);input read_en_;input[3:0]addr;output [3:0]read_data;reg [3:0]read_data;reg[3:0]mem[0:15];initial $readmemb("my_rom_data",mem);always@(addr or read_en_) if(!read_en_) read_data=mem[addr];endmodule
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