recv.hier_info

很多仪器都输出同步时钟

|recv_top
clk => shift_register1:U_SR1.clk
clk => detector:U_Detector1.clk
clk => counter:U_Counter1.clk
clk => recv_core:U_Core1.clk
wrfull => recv_core:U_Core1.wrfull
wrclk <= recv_core:U_Core1.wrclk
wrreq <= recv_core:U_Core1.wrreq
recv_bus[0] <= recv_core:U_Core1.recv_bus[0]
recv_bus[1] <= recv_core:U_Core1.recv_bus[1]
recv_bus[2] <= recv_core:U_Core1.recv_bus[2]
recv_bus[3] <= recv_core:U_Core1.recv_bus[3]
recv_bus[4] <= recv_core:U_Core1.recv_bus[4]
recv_bus[5] <= recv_core:U_Core1.recv_bus[5]
recv_bus[6] <= recv_core:U_Core1.recv_bus[6]
recv_bus[7] <= recv_core:U_Core1.recv_bus[7]
recv_bus[8] <= recv_core:U_Core1.recv_bus[8]
recv_bus[9] <= recv_core:U_Core1.recv_bus[9]
recv_bus[10] <= recv_core:U_Core1.recv_bus[10]
recv_bus[11] <= recv_core:U_Core1.recv_bus[11]
recv_bus[12] <= recv_core:U_Core1.recv_bus[12]
recv_bus[13] <= recv_core:U_Core1.recv_bus[13]
recv_bus[14] <= recv_core:U_Core1.recv_bus[14]
recv_bus[15] <= recv_core:U_Core1.recv_bus[15]
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recv_bus[18] <= recv_core:U_Core1.recv_bus[18]
recv_bus[19] <= recv_core:U_Core1.recv_bus[19]
recv_bus[20] <= recv_core:U_Core1.recv_bus[20]
recv_bus[21] <= recv_core:U_Core1.recv_bus[21]
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recv_bus[48] <= recv_core:U_Core1.recv_bus[48]
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recv_bus[50] <= recv_core:U_Core1.recv_bus[50]
recv_bus[51] <= recv_core:U_Core1.recv_bus[51]
recv_bus[52] <= recv_core:U_Core1.recv_bus[52]
recv_bus[53] <= recv_core:U_Core1.recv_bus[53]
recv_bus[54] <= recv_core:U_Core1.recv_bus[54]
recv_bus[55] <= recv_core:U_Core1.recv_bus[55]
recv_bus[56] <= recv_core:U_Core1.recv_bus[56]
recv_bus[57] <= recv_core:U_Core1.recv_bus[57]
recv_bus[58] <= recv_core:U_Core1.recv_bus[58]
recv_bus[59] <= recv_core:U_Core1.recv_bus[59]
recv_bus[60] <= recv_core:U_Core1.recv_bus[60]
recv_bus[61] <= recv_core:U_Core1.recv_bus[61]
recv_bus[62] <= recv_core:U_Core1.recv_bus[62]
recv_bus[63] <= recv_core:U_Core1.recv_bus[63]
TxD <= switch2:U_sw.dout
RxD => shift_register1:U_SR1.din
RxD => detector:U_Detector1.RxD


|recv_top|recv_core:U_Core1
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clk => count1[6].CLK
clk => count1[5].CLK
clk => count1[4].CLK
clk => count1[3].CLK
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new_data => state~3.OUTPUTSELECT
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reset_parts <= reset_parts~reg0.DB_MAX_OUTPUT_PORT_TYPE
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sel_TxD <= sel_TxD~reg0.DB_MAX_OUTPUT_PORT_TYPE
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