_primary.vhd

基于VHDL（verilog）语言的UART的设计与实现。全面模仿AVR的UART功能

library verilog;
use verilog.vl_types.all;
entity top_tb is
    generic(
        CLK             : integer := 10;
        DIVIDER_FACTOR  : integer := 6;
        UART_ADDR_BASE  : integer := 4608;
        RXC             : integer := 7;
        TXC             : integer := 6;
        UDRE            : integer := 5;
        FE              : integer := 4;
        DOR             : integer := 3;
        UPE             : integer := 2;
        U2X             : integer := 1;
        MPCM            : integer := 0;
        RXCIE           : integer := 7;
        TXCIE           : integer := 6;
        UDRIE           : integer := 5;
        RXEN            : integer := 4;
        TXEN            : integer := 3;
        UCSZ2           : integer := 2;
        RXB8            : integer := 1;
        TXB8            : integer := 0;
        UMSEL           : integer := 6;
        UPM1            : integer := 5;
        UPM0            : integer := 4;
        USBS            : integer := 3;
        UCSZ1           : integer := 2;
        UCSZ0           : integer := 1;
        UCPOL           : integer := 0;
        CSZ_5BITS       : integer := 5;
        CSZ_6BITS       : integer := 6;
        CSZ_7BITS       : integer := 7;
        CSZ_8BITS       : integer := 8;
        SBS_1BIT        : integer := 0;
        SBS_2BITS       : integer := 1;
        NO_PARITY       : integer := 0;
        EVEN_PARITY     : integer := 2;
        ODD_PARITY      : integer := 3
    );
end top_tb;