divide.hier_info

用VHDL开发的数字钟资料 完整的实验代码

|divide
clk => c1[19].CLK
clk => c1[18].CLK
clk => c1[17].CLK
clk => c1[16].CLK
clk => c1[15].CLK
clk => c1[14].CLK
clk => c1[13].CLK
clk => c1[12].CLK
clk => c1[11].CLK
clk => c1[10].CLK
clk => c1[9].CLK
clk => c1[8].CLK
clk => c1[7].CLK
clk => c1[6].CLK
clk => c1[5].CLK
clk => c1[4].CLK
clk => c1[3].CLK
clk => c1[2].CLK
clk => c1[1].CLK
clk => c1[0].CLK
clk => out1.CLK
outclk <= out1.DB_MAX_OUTPUT_PORT_TYPE