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📄 clock.sim.rpt

📁 用VHDL开发的数字钟资料 完整的实验代码
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~35                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~35                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~36                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~36                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~37                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~37                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~38                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~38                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~39                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~39                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~40                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~40                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~41                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~41                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~42                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~42                                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~44                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~44                                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~49                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~49                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~50                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~50                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~51                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~51                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~52                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~52                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~53                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~53                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~54                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~54                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~55                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~55                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~56                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~56                                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~58                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~58                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~59                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~59                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~60                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~60                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~61                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~61                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~62                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~62                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~63                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~63                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~64                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~64                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~65                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~65                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~66                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~66                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~67                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~67                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~68                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~68                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~69                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~69                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~70                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~70                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~71                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~71                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~72                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~72                                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~74                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~74                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~75                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~75                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~76                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~76                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~77                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~77                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~78                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~78                                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~79                                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~79                                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[16] ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder

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