clock.sim.rpt

用VHDL开发的数字钟资料 完整的实验代码

; |clock|divide:u1|LessThan1~98                                                         ; |clock|divide:u1|LessThan1~98                                                         ; out0             ;
; |clock|divide:u1|LessThan1~99                                                         ; |clock|divide:u1|LessThan1~99                                                         ; out0             ;
; |clock|divide:u1|LessThan1~100                                                        ; |clock|divide:u1|LessThan1~100                                                        ; out0             ;
; |clock|divide:u1|LessThan1~101                                                        ; |clock|divide:u1|LessThan1~101                                                        ; out0             ;
; |clock|divide:u1|LessThan1~102                                                        ; |clock|divide:u1|LessThan1~102                                                        ; out0             ;
; |clock|divide:u1|LessThan1~103                                                        ; |clock|divide:u1|LessThan1~103                                                        ; out0             ;
; |clock|divide:u1|LessThan1~104                                                        ; |clock|divide:u1|LessThan1~104                                                        ; out0             ;
; |clock|divide:u1|LessThan1~105                                                        ; |clock|divide:u1|LessThan1~105                                                        ; out0             ;
; |clock|divide:u1|LessThan1~106                                                        ; |clock|divide:u1|LessThan1~106                                                        ; out0             ;
; |clock|divide:u1|LessThan1~107                                                        ; |clock|divide:u1|LessThan1~107                                                        ; out0             ;
; |clock|divide:u1|LessThan1~108                                                        ; |clock|divide:u1|LessThan1~108                                                        ; out0             ;
; |clock|divide:u1|LessThan1~109                                                        ; |clock|divide:u1|LessThan1~109                                                        ; out0             ;
; |clock|divide:u1|LessThan2~80                                                         ; |clock|divide:u1|LessThan2~80                                                         ; out0             ;
; |clock|divide:u1|LessThan2~81                                                         ; |clock|divide:u1|LessThan2~81                                                         ; out0             ;
; |clock|divide:u1|LessThan2~82                                                         ; |clock|divide:u1|LessThan2~82                                                         ; out0             ;
; |clock|divide:u1|LessThan2~83                                                         ; |clock|divide:u1|LessThan2~83                                                         ; out0             ;
; |clock|divide:u1|LessThan2~84                                                         ; |clock|divide:u1|LessThan2~84                                                         ; out0             ;
; |clock|divide:u1|LessThan2~85                                                         ; |clock|divide:u1|LessThan2~85                                                         ; out0             ;
; |clock|divide:u1|LessThan2~86                                                         ; |clock|divide:u1|LessThan2~86                                                         ; out0             ;
; |clock|divide:u1|LessThan2~87                                                         ; |clock|divide:u1|LessThan2~87                                                         ; out0             ;
; |clock|divide:u1|LessThan2~88                                                         ; |clock|divide:u1|LessThan2~88                                                         ; out0             ;
; |clock|divide:u1|LessThan2~89                                                         ; |clock|divide:u1|LessThan2~89                                                         ; out0             ;
; |clock|divide:u1|LessThan2~90                                                         ; |clock|divide:u1|LessThan2~90                                                         ; out0             ;
; |clock|divide:u1|LessThan2~91                                                         ; |clock|divide:u1|LessThan2~91                                                         ; out0             ;
; |clock|divide:u1|LessThan2~92                                                         ; |clock|divide:u1|LessThan2~92                                                         ; out0             ;
; |clock|divide:u1|LessThan2~93                                                         ; |clock|divide:u1|LessThan2~93                                                         ; out0             ;
; |clock|divide:u1|LessThan2~94                                                         ; |clock|divide:u1|LessThan2~94                                                         ; out0             ;
; |clock|divide:u1|LessThan2~95                                                         ; |clock|divide:u1|LessThan2~95                                                         ; out0             ;
; |clock|divide:u1|LessThan2~96                                                         ; |clock|divide:u1|LessThan2~96                                                         ; out0             ;
; |clock|divide:u1|LessThan2~97                                                         ; |clock|divide:u1|LessThan2~97                                                         ; out0             ;
; |clock|divide:u1|LessThan2~98                                                         ; |clock|divide:u1|LessThan2~98                                                         ; out0             ;
; |clock|divide:u1|LessThan2~99                                                         ; |clock|divide:u1|LessThan2~99                                                         ; out0             ;
; |clock|divide:u1|LessThan2~100                                                        ; |clock|divide:u1|LessThan2~100                                                        ; out0             ;
; |clock|divide:u1|LessThan2~101                                                        ; |clock|divide:u1|LessThan2~101                                                        ; out0             ;
; |clock|divide:u1|LessThan2~102                                                        ; |clock|divide:u1|LessThan2~102                                                        ; out0             ;
; |clock|divide:u1|Equal0~21                                                            ; |clock|divide:u1|Equal0~21                                                            ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[0]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[0]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[1]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[1]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[2]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[2]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[3]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[3]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[4]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[4]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[5]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[5]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[6]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[6]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[7]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[7]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[8]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[8]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[9]                                      ; |clock|divide:u1|lpm_add_sub:Add0|result_node[9]                                      ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[10]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[10]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[11]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[11]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[12]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[12]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[13]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[13]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[14]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[14]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[15]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[15]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[16]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[16]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[17]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[17]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[18]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[18]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|result_node[19]                                     ; |clock|divide:u1|lpm_add_sub:Add0|result_node[19]                                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                   ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0                   ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                     ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]                     ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~0                                   ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|_~0                                   ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[19]~1                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[19]~1                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[18]~2                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[18]~2                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[17]~3                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[17]~3                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[16]~4                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[16]~4                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[15]~5                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[15]~5                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[14]~6                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[14]~6                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[13]~7                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[13]~7                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[12]~8                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[12]~8                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[11]~9                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[11]~9                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[10]~10                 ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[10]~10                 ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[9]~11                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[9]~11                  ; out0             ;
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; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7]~13                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[7]~13                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~14                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[6]~14                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~15                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[5]~15                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~16                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~16                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~17                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~17                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~18                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~18                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~19                  ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~19                  ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[19]                    ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[19]                    ; out0             ;
; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[18]                    ; |clock|divide:u1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[18]                    ; out0             ;