clock.sim.rpt

用VHDL开发的数字钟资料 完整的实验代码

; |clock|divide:u1|c1~42                                                                ; |clock|divide:u1|c1~42                                                                ; out              ;
; |clock|divide:u1|c1~43                                                                ; |clock|divide:u1|c1~43                                                                ; out              ;
; |clock|divide:u1|c1~44                                                                ; |clock|divide:u1|c1~44                                                                ; out              ;
; |clock|divide:u1|c1~45                                                                ; |clock|divide:u1|c1~45                                                                ; out              ;
; |clock|divide:u1|c1~46                                                                ; |clock|divide:u1|c1~46                                                                ; out              ;
; |clock|divide:u1|c1~47                                                                ; |clock|divide:u1|c1~47                                                                ; out              ;
; |clock|divide:u1|c1~48                                                                ; |clock|divide:u1|c1~48                                                                ; out              ;
; |clock|divide:u1|c1~49                                                                ; |clock|divide:u1|c1~49                                                                ; out              ;
; |clock|divide:u1|c1~50                                                                ; |clock|divide:u1|c1~50                                                                ; out              ;
; |clock|divide:u1|c1~51                                                                ; |clock|divide:u1|c1~51                                                                ; out              ;
; |clock|divide:u1|c1~52                                                                ; |clock|divide:u1|c1~52                                                                ; out              ;
; |clock|divide:u1|c1~53                                                                ; |clock|divide:u1|c1~53                                                                ; out              ;
; |clock|divide:u1|c1~54                                                                ; |clock|divide:u1|c1~54                                                                ; out              ;
; |clock|divide:u1|c1~55                                                                ; |clock|divide:u1|c1~55                                                                ; out              ;
; |clock|divide:u1|c1~56                                                                ; |clock|divide:u1|c1~56                                                                ; out              ;
; |clock|divide:u1|c1~57                                                                ; |clock|divide:u1|c1~57                                                                ; out              ;
; |clock|divide:u1|c1~58                                                                ; |clock|divide:u1|c1~58                                                                ; out              ;
; |clock|divide:u1|c1~59                                                                ; |clock|divide:u1|c1~59                                                                ; out              ;
; |clock|divide:u1|c1[2]                                                                ; |clock|divide:u1|c1[2]                                                                ; regout           ;
; |clock|divide:u1|c1[3]                                                                ; |clock|divide:u1|c1[3]                                                                ; regout           ;
; |clock|divide:u1|c1[4]                                                                ; |clock|divide:u1|c1[4]                                                                ; regout           ;
; |clock|divide:u1|c1[5]                                                                ; |clock|divide:u1|c1[5]                                                                ; regout           ;
; |clock|divide:u1|c1[6]                                                                ; |clock|divide:u1|c1[6]                                                                ; regout           ;
; |clock|divide:u1|c1[7]                                                                ; |clock|divide:u1|c1[7]                                                                ; regout           ;
; |clock|divide:u1|c1[8]                                                                ; |clock|divide:u1|c1[8]                                                                ; regout           ;
; |clock|divide:u1|c1[9]                                                                ; |clock|divide:u1|c1[9]                                                                ; regout           ;
; |clock|divide:u1|c1[10]                                                               ; |clock|divide:u1|c1[10]                                                               ; regout           ;
; |clock|divide:u1|c1[11]                                                               ; |clock|divide:u1|c1[11]                                                               ; regout           ;
; |clock|divide:u1|c1[12]                                                               ; |clock|divide:u1|c1[12]                                                               ; regout           ;
; |clock|divide:u1|c1[13]                                                               ; |clock|divide:u1|c1[13]                                                               ; regout           ;
; |clock|divide:u1|c1[14]                                                               ; |clock|divide:u1|c1[14]                                                               ; regout           ;
; |clock|divide:u1|c1[15]                                                               ; |clock|divide:u1|c1[15]                                                               ; regout           ;
; |clock|divide:u1|c1[16]                                                               ; |clock|divide:u1|c1[16]                                                               ; regout           ;
; |clock|divide:u1|c1[17]                                                               ; |clock|divide:u1|c1[17]                                                               ; regout           ;
; |clock|divide:u1|c1[18]                                                               ; |clock|divide:u1|c1[18]                                                               ; regout           ;
; |clock|divide:u1|c1[19]                                                               ; |clock|divide:u1|c1[19]                                                               ; regout           ;
; |clock|divide:u1|LessThan0~80                                                         ; |clock|divide:u1|LessThan0~80                                                         ; out0             ;
; |clock|divide:u1|LessThan0~81                                                         ; |clock|divide:u1|LessThan0~81                                                         ; out0             ;
; |clock|divide:u1|LessThan0~82                                                         ; |clock|divide:u1|LessThan0~82                                                         ; out0             ;
; |clock|divide:u1|LessThan0~83                                                         ; |clock|divide:u1|LessThan0~83                                                         ; out0             ;
; |clock|divide:u1|LessThan0~84                                                         ; |clock|divide:u1|LessThan0~84                                                         ; out0             ;
; |clock|divide:u1|LessThan0~85                                                         ; |clock|divide:u1|LessThan0~85                                                         ; out0             ;
; |clock|divide:u1|LessThan0~86                                                         ; |clock|divide:u1|LessThan0~86                                                         ; out0             ;
; |clock|divide:u1|LessThan0~87                                                         ; |clock|divide:u1|LessThan0~87                                                         ; out0             ;
; |clock|divide:u1|LessThan0~88                                                         ; |clock|divide:u1|LessThan0~88                                                         ; out0             ;
; |clock|divide:u1|LessThan0~89                                                         ; |clock|divide:u1|LessThan0~89                                                         ; out0             ;
; |clock|divide:u1|LessThan0~90                                                         ; |clock|divide:u1|LessThan0~90                                                         ; out0             ;
; |clock|divide:u1|LessThan0~91                                                         ; |clock|divide:u1|LessThan0~91                                                         ; out0             ;
; |clock|divide:u1|LessThan0~92                                                         ; |clock|divide:u1|LessThan0~92                                                         ; out0             ;
; |clock|divide:u1|LessThan0~93                                                         ; |clock|divide:u1|LessThan0~93                                                         ; out0             ;
; |clock|divide:u1|LessThan0~94                                                         ; |clock|divide:u1|LessThan0~94                                                         ; out0             ;
; |clock|divide:u1|LessThan0~95                                                         ; |clock|divide:u1|LessThan0~95                                                         ; out0             ;
; |clock|divide:u1|LessThan0~96                                                         ; |clock|divide:u1|LessThan0~96                                                         ; out0             ;
; |clock|divide:u1|LessThan0~97                                                         ; |clock|divide:u1|LessThan0~97                                                         ; out0             ;
; |clock|divide:u1|LessThan0~98                                                         ; |clock|divide:u1|LessThan0~98                                                         ; out0             ;
; |clock|divide:u1|LessThan0~99                                                         ; |clock|divide:u1|LessThan0~99                                                         ; out0             ;
; |clock|divide:u1|LessThan0~100                                                        ; |clock|divide:u1|LessThan0~100                                                        ; out0             ;
; |clock|divide:u1|LessThan0~101                                                        ; |clock|divide:u1|LessThan0~101                                                        ; out0             ;
; |clock|divide:u1|LessThan0~102                                                        ; |clock|divide:u1|LessThan0~102                                                        ; out0             ;
; |clock|divide:u1|LessThan0~103                                                        ; |clock|divide:u1|LessThan0~103                                                        ; out0             ;
; |clock|divide:u1|LessThan0~104                                                        ; |clock|divide:u1|LessThan0~104                                                        ; out0             ;
; |clock|divide:u1|LessThan0~105                                                        ; |clock|divide:u1|LessThan0~105                                                        ; out0             ;
; |clock|divide:u1|LessThan0~106                                                        ; |clock|divide:u1|LessThan0~106                                                        ; out0             ;
; |clock|divide:u1|LessThan1~80                                                         ; |clock|divide:u1|LessThan1~80                                                         ; out0             ;
; |clock|divide:u1|LessThan1~81                                                         ; |clock|divide:u1|LessThan1~81                                                         ; out0             ;
; |clock|divide:u1|LessThan1~82                                                         ; |clock|divide:u1|LessThan1~82                                                         ; out0             ;
; |clock|divide:u1|LessThan1~83                                                         ; |clock|divide:u1|LessThan1~83                                                         ; out0             ;
; |clock|divide:u1|LessThan1~84                                                         ; |clock|divide:u1|LessThan1~84                                                         ; out0             ;
; |clock|divide:u1|LessThan1~85                                                         ; |clock|divide:u1|LessThan1~85                                                         ; out0             ;
; |clock|divide:u1|LessThan1~86                                                         ; |clock|divide:u1|LessThan1~86                                                         ; out0             ;
; |clock|divide:u1|LessThan1~87                                                         ; |clock|divide:u1|LessThan1~87                                                         ; out0             ;
; |clock|divide:u1|LessThan1~88                                                         ; |clock|divide:u1|LessThan1~88                                                         ; out0             ;
; |clock|divide:u1|LessThan1~89                                                         ; |clock|divide:u1|LessThan1~89                                                         ; out0             ;
; |clock|divide:u1|LessThan1~90                                                         ; |clock|divide:u1|LessThan1~90                                                         ; out0             ;
; |clock|divide:u1|LessThan1~91                                                         ; |clock|divide:u1|LessThan1~91                                                         ; out0             ;
; |clock|divide:u1|LessThan1~92                                                         ; |clock|divide:u1|LessThan1~92                                                         ; out0             ;
; |clock|divide:u1|LessThan1~93                                                         ; |clock|divide:u1|LessThan1~93                                                         ; out0             ;
; |clock|divide:u1|LessThan1~94                                                         ; |clock|divide:u1|LessThan1~94                                                         ; out0             ;
; |clock|divide:u1|LessThan1~95                                                         ; |clock|divide:u1|LessThan1~95                                                         ; out0             ;
; |clock|divide:u1|LessThan1~96                                                         ; |clock|divide:u1|LessThan1~96                                                         ; out0             ;
; |clock|divide:u1|LessThan1~97                                                         ; |clock|divide:u1|LessThan1~97                                                         ; out0             ;