clock.sim.rpt

用VHDL开发的数字钟资料 完整的实验代码

+--------------------------------------------------------------------------------------------+---------------+---------------+


+----------------------+
; Simulation Waveforms ;
+----------------------+
Waveform report data cannot be output to ASCII.
Please use Quartus II to view the waveform report data.


+--------------------------------------------------------------------+
; Coverage Summary                                                   ;
+-----------------------------------------------------+--------------+
; Type                                                ; Value        ;
+-----------------------------------------------------+--------------+
; Total coverage as a percentage                      ;      85.98 % ;
; Total nodes checked                                 ; 362          ;
; Total output ports checked                          ; 378          ;
; Total output ports with complete 1/0-value coverage ; 325          ;
; Total output ports with no 1/0-value coverage       ; 53           ;
; Total output ports with no 1-value coverage         ; 53           ;
; Total output ports with no 0-value coverage         ; 53           ;
+-----------------------------------------------------+--------------+


The following table displays output ports that toggle between 1 and 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage                                                                                                                                                                      ;
+---------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------+------------------+
; Node Name                                                                             ; Output Port Name                                                                      ; Output Port Type ;
+---------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------+------------------+
; |clock|clk0                                                                           ; |clock|clk0                                                                           ; out              ;
; |clock|cout                                                                           ; |clock|cout                                                                           ; pin_out          ;
; |clock|divide:u1|c1[1]                                                                ; |clock|divide:u1|c1[1]                                                                ; regout           ;
; |clock|divide:u1|c1[0]                                                                ; |clock|divide:u1|c1[0]                                                                ; regout           ;
; |clock|divide:u1|p1~0                                                                 ; |clock|divide:u1|p1~0                                                                 ; out0             ;
; |clock|divide:u1|out1                                                                 ; |clock|divide:u1|out1                                                                 ; regout           ;
; |clock|divide:u1|out1~0                                                               ; |clock|divide:u1|out1~0                                                               ; out              ;
; |clock|divide:u1|out1~1                                                               ; |clock|divide:u1|out1~1                                                               ; out              ;
; |clock|divide:u1|c1~0                                                                 ; |clock|divide:u1|c1~0                                                                 ; out              ;
; |clock|divide:u1|c1~1                                                                 ; |clock|divide:u1|c1~1                                                                 ; out              ;
; |clock|divide:u1|c1~2                                                                 ; |clock|divide:u1|c1~2                                                                 ; out              ;
; |clock|divide:u1|c1~3                                                                 ; |clock|divide:u1|c1~3                                                                 ; out              ;
; |clock|divide:u1|c1~4                                                                 ; |clock|divide:u1|c1~4                                                                 ; out              ;
; |clock|divide:u1|c1~5                                                                 ; |clock|divide:u1|c1~5                                                                 ; out              ;
; |clock|divide:u1|c1~6                                                                 ; |clock|divide:u1|c1~6                                                                 ; out              ;
; |clock|divide:u1|c1~7                                                                 ; |clock|divide:u1|c1~7                                                                 ; out              ;
; |clock|divide:u1|c1~8                                                                 ; |clock|divide:u1|c1~8                                                                 ; out              ;
; |clock|divide:u1|c1~9                                                                 ; |clock|divide:u1|c1~9                                                                 ; out              ;
; |clock|divide:u1|c1~10                                                                ; |clock|divide:u1|c1~10                                                                ; out              ;
; |clock|divide:u1|c1~11                                                                ; |clock|divide:u1|c1~11                                                                ; out              ;
; |clock|divide:u1|c1~12                                                                ; |clock|divide:u1|c1~12                                                                ; out              ;
; |clock|divide:u1|c1~13                                                                ; |clock|divide:u1|c1~13                                                                ; out              ;
; |clock|divide:u1|c1~14                                                                ; |clock|divide:u1|c1~14                                                                ; out              ;
; |clock|divide:u1|c1~15                                                                ; |clock|divide:u1|c1~15                                                                ; out              ;
; |clock|divide:u1|c1~16                                                                ; |clock|divide:u1|c1~16                                                                ; out              ;
; |clock|divide:u1|c1~17                                                                ; |clock|divide:u1|c1~17                                                                ; out              ;
; |clock|divide:u1|c1~18                                                                ; |clock|divide:u1|c1~18                                                                ; out              ;
; |clock|divide:u1|c1~19                                                                ; |clock|divide:u1|c1~19                                                                ; out              ;
; |clock|divide:u1|c1~20                                                                ; |clock|divide:u1|c1~20                                                                ; out              ;
; |clock|divide:u1|c1~21                                                                ; |clock|divide:u1|c1~21                                                                ; out              ;
; |clock|divide:u1|c1~22                                                                ; |clock|divide:u1|c1~22                                                                ; out              ;
; |clock|divide:u1|c1~23                                                                ; |clock|divide:u1|c1~23                                                                ; out              ;
; |clock|divide:u1|c1~24                                                                ; |clock|divide:u1|c1~24                                                                ; out              ;
; |clock|divide:u1|c1~25                                                                ; |clock|divide:u1|c1~25                                                                ; out              ;
; |clock|divide:u1|c1~26                                                                ; |clock|divide:u1|c1~26                                                                ; out              ;
; |clock|divide:u1|c1~27                                                                ; |clock|divide:u1|c1~27                                                                ; out              ;
; |clock|divide:u1|c1~28                                                                ; |clock|divide:u1|c1~28                                                                ; out              ;
; |clock|divide:u1|c1~29                                                                ; |clock|divide:u1|c1~29                                                                ; out              ;
; |clock|divide:u1|c1~30                                                                ; |clock|divide:u1|c1~30                                                                ; out              ;
; |clock|divide:u1|c1~31                                                                ; |clock|divide:u1|c1~31                                                                ; out              ;
; |clock|divide:u1|c1~32                                                                ; |clock|divide:u1|c1~32                                                                ; out              ;
; |clock|divide:u1|c1~33                                                                ; |clock|divide:u1|c1~33                                                                ; out              ;
; |clock|divide:u1|c1~34                                                                ; |clock|divide:u1|c1~34                                                                ; out              ;
; |clock|divide:u1|c1~35                                                                ; |clock|divide:u1|c1~35                                                                ; out              ;
; |clock|divide:u1|c1~36                                                                ; |clock|divide:u1|c1~36                                                                ; out              ;
; |clock|divide:u1|c1~37                                                                ; |clock|divide:u1|c1~37                                                                ; out              ;
; |clock|divide:u1|c1~38                                                                ; |clock|divide:u1|c1~38                                                                ; out              ;
; |clock|divide:u1|c1~39                                                                ; |clock|divide:u1|c1~39                                                                ; out              ;
; |clock|divide:u1|c1~40                                                                ; |clock|divide:u1|c1~40                                                                ; out              ;
; |clock|divide:u1|c1~41                                                                ; |clock|divide:u1|c1~41                                                                ; out              ;