time.sim.rpt

来自「用VHDL开发的数字钟资料 完整的实验代码」· RPT 代码 · 共 449 行 · 第 1/5 页

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; |time|lpm_add_sub:Add2|addcore:adder|_~10                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~10                                 ; out0             ;
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; |time|lpm_add_sub:Add2|addcore:adder|_~12                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~12                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~13                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~13                                 ; out0             ;
; |time|lpm_add_sub:Add2|addcore:adder|_~14                                 ; |time|lpm_add_sub:Add2|addcore:adder|_~14                                 ; out0             ;
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; |time|lpm_add_sub:Add1|addcore:adder|_~14                                 ; |time|lpm_add_sub:Add1|addcore:adder|_~14                                 ; out0             ;
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; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |time|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                 ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; Node Name                                                                 ; Output Port Name                                                          ; Output Port Type ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; |time|b~0                                                                 ; |time|b~0                                                                 ; out              ;
; |time|a~4                                                                 ; |time|a~4                                                                 ; out              ;
; |time|a~5                                                                 ; |time|a~5                                                                 ; out              ;
; |time|a~6