time.sim.rpt
来自「用VHDL开发的数字钟资料 完整的实验代码」· RPT 代码 · 共 449 行 · 第 1/5 页
RPT
449 行
+--------------------------------------------------------------------+
; Coverage Summary ;
+-----------------------------------------------------+--------------+
; Type ; Value ;
+-----------------------------------------------------+--------------+
; Total coverage as a percentage ; 73.03 % ;
; Total nodes checked ; 427 ;
; Total output ports checked ; 445 ;
; Total output ports with complete 1/0-value coverage ; 325 ;
; Total output ports with no 1/0-value coverage ; 119 ;
; Total output ports with no 1-value coverage ; 120 ;
; Total output ports with no 0-value coverage ; 119 ;
+-----------------------------------------------------+--------------+
The following table displays output ports that toggle between 1 and 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------------------------------------------------------------------+---------------------------------------------------------------------------+------------------+
; |time|b~1 ; |time|b~1 ; out ;
; |time|b~2 ; |time|b~2 ; out ;
; |time|b~3 ; |time|b~3 ; out ;
; |time|b~4 ; |time|b~4 ; out ;
; |time|b~5 ; |time|b~5 ; out ;
; |time|b~6 ; |time|b~6 ; out ;
; |time|b~7 ; |time|b~7 ; out ;
; |time|a~0 ; |time|a~0 ; out ;
; |time|a~1 ; |time|a~1 ; out ;
; |time|a~2 ; |time|a~2 ; out ;
; |time|a~3 ; |time|a~3 ; out ;
; |time|cmin~0 ; |time|cmin~0 ; out ;
; |time|cmin~1 ; |time|cmin~1 ; out ;
; |time|a~8 ; |time|a~8 ; out ;
; |time|a~9 ; |time|a~9 ; out ;
; |time|a~10 ; |time|a~10 ; out ;
; |time|a~11 ; |time|a~11 ; out ;
; |time|a~12 ; |time|a~12 ; out ;
; |time|a~13 ; |time|a~13 ; out ;
; |time|a~14 ; |time|a~14 ; out ;
; |time|a~15 ; |time|a~15 ; out ;
; |time|b~9 ; |time|b~9 ; out ;
; |time|b~10 ; |time|b~10 ; out ;
; |time|b~11 ; |time|b~11 ; out ;
; |time|b~13 ; |time|b~13 ; out ;
; |time|b~14 ; |time|b~14 ; out ;
; |time|b~15 ; |time|b~15 ; out ;
; |time|cmin~2 ; |time|cmin~2 ; out ;
; |time|cmin~3 ; |time|cmin~3 ; out ;
; |time|cmin~4 ; |time|cmin~4 ; out ;
; |time|a[3] ; |time|a[3] ; regout ;
; |time|a[2] ; |time|a[2] ; regout ;
; |time|a[1] ; |time|a[1] ; regout ;
; |time|a[0] ; |time|a[0] ; regout ;
; |time|b[2] ; |time|b[2] ; regout ;
; |time|b[1] ; |time|b[1] ; regout ;
; |time|b[0] ; |time|b[0] ; regout ;
; |time|d~1 ; |time|d~1 ; out ;
; |time|d~2 ; |time|d~2 ; out ;
; |time|d~3 ; |time|d~3 ; out ;
; |time|d~4 ; |time|d~4 ; out ;
; |time|d~5 ; |time|d~5 ; out ;
; |time|d~6 ; |time|d~6 ; out ;
; |time|d~7 ; |time|d~7 ; out ;
; |time|c~0 ; |time|c~0 ; out ;
; |time|c~1 ; |time|c~1 ; out ;
; |time|c~2 ; |time|c~2 ; out ;
; |time|c~3 ; |time|c~3 ; out ;
; |time|chour~0 ; |time|chour~0 ; out ;
; |time|chour~1 ; |time|chour~1 ; out ;
; |time|c~8 ; |time|c~8 ; out ;
; |time|c~9 ; |time|c~9 ; out ;
; |time|c~10 ; |time|c~10 ; out ;
; |time|c~11 ; |time|c~11 ; out ;
; |time|c~12 ; |time|c~12 ; out ;
; |time|c~13 ; |time|c~13 ; out ;
; |time|c~14 ; |time|c~14 ; out ;
; |time|c~15 ; |time|c~15 ; out ;
; |time|d~9 ; |time|d~9 ; out ;
; |time|d~10 ; |time|d~10 ; out ;
; |time|d~11 ; |time|d~11 ; out ;
; |time|d~13 ; |time|d~13 ; out ;
; |time|d~14 ; |time|d~14 ; out ;
; |time|d~15 ; |time|d~15 ; out ;
; |time|chour~2 ; |time|chour~2 ; out ;
; |time|chour~3 ; |time|chour~3 ; out ;
; |time|chour~4 ; |time|chour~4 ; out ;
; |time|cmin ; |time|cmin ; regout ;
; |time|c[3] ; |time|c[3] ; regout ;
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