plj.sim.rpt

基于vhdl 的数字频率计的设计源程序及工程文件

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; |plj|pilvji:u2|Add0~74                                                                  ; |plj|pilvji:u2|Add0~74                                                                       ; data_out0        ;
; |plj|pilvji:u2|q0~887                                                                   ; |plj|pilvji:u2|q0~887                                                                        ; data_out0        ;
; |plj|pilvji:u2|q3~1266                                                                  ; |plj|pilvji:u2|q3~1266                                                                       ; data_out0        ;
; |plj|pilvji:u2|q3~1268                                                                  ; |plj|pilvji:u2|q3~1268                                                                       ; data_out0        ;
; |plj|fen:u1|lpm_counter:\p1:cnt[0]_rtl_2|alt_counter_f10ke:wysi_counter|counter_cell[1] ; |plj|fen:u1|lpm_counter:\p1:cnt[0]_rtl_2|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; cout             ;
; |plj|fen:u1|lpm_counter:\p1:cnt[0]_rtl_2|alt_counter_f10ke:wysi_counter|counter_cell[0] ; |plj|fen:u1|lpm_counter:\p1:cnt[0]_rtl_2|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; cout             ;
; |plj|pilvji:u2|Equal0~36                                                                ; |plj|pilvji:u2|Equal0~41                                                                     ; cascout          ;
; |plj|pilvji:u2|Equal0~38                                                                ; |plj|pilvji:u2|Equal0~38                                                                     ; data_out0        ;
; |plj|pilvji:u2|q3~1273                                                                  ; |plj|pilvji:u2|q3~1291                                                                       ; cascout          ;
; |plj|pilvji:u2|q3~1275                                                                  ; |plj|pilvji:u2|q3~1275                                                                       ; data_out0        ;
; |plj|sig                                                                                ; |plj|sig~corein                                                                              ; dataout          ;
; |plj|clk                                                                                ; |plj|clk~corein                                                                              ; dataout          ;
; |plj|node                                                                               ; |plj|node                                                                                    ; padio            ;
; |plj|selct[0]                                                                           ; |plj|selct[0]                                                                                ; padio            ;
; |plj|selct[1]                                                                           ; |plj|selct[1]                                                                                ; padio            ;
; |plj|selct[2]                                                                           ; |plj|selct[2]                                                                                ; padio            ;
; |plj|temp[0]                                                                            ; |plj|temp[0]                                                                                 ; padio            ;
; |plj|temp[1]                                                                            ; |plj|temp[1]                                                                                 ; padio            ;
; |plj|temp[2]                                                                            ; |plj|temp[2]                                                                                 ; padio            ;
; |plj|temp[3]                                                                            ; |plj|temp[3]                                                                                 ; padio            ;
+-----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                                                     ;
+--------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+------------------+
; Node Name                                                                                  ; Output Port Name                                                                             ; Output Port Type ;
+--------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+------------------+
; |plj|pilvji:u2|alm                                                                         ; |plj|pilvji:u2|alm                                                                           ; data_out0        ;
; |plj|pilvji:u2|LessThan6~23                                                                ; |plj|pilvji:u2|LessThan6~23                                                                  ; data_out0        ;
; |plj|pilvji:u2|alm~32                                                                      ; |plj|pilvji:u2|alm~32                                                                        ; data_out0        ;
; |plj|lock:u3|m5[1]                                                                         ; |plj|lock:u3|m5[1]                                                                           ; data_out0        ;
; |plj|lock:u3|m5[2]                                                                         ; |plj|lock:u3|m5[2]                                                                           ; data_out0        ;
; |plj|lock:u3|m0[0]                                                                         ; |plj|lock:u3|m0[0]                                                                           ; data_out0        ;
; |plj|lock:u3|m3[0]                                                                         ; |plj|lock:u3|m3[0]                                                                           ; data_out0        ;