seqdet.fit.rpt

verilog hdl经典例程

+---------------------------------------------------------------------+
; Fitter Resource Usage Summary                                       ;
+----------------------------------------------+----------------------+
; Resource                                     ; Usage                ;
+----------------------------------------------+----------------------+
; ALUTs Used                                   ; 4 / 12,480 ( < 1 % ) ;
; Dedicated logic registers                    ; 3 / 12,480 ( < 1 % ) ;
;                                              ;                      ;
; ALUTs Unavailable                            ; 0                    ;
;     -- Due to unpartnered 7 input function   ; 0                    ;
;     -- Due to unpartnered 6 input function   ; 0                    ;
;                                              ;                      ;
; Combinational ALUT usage by number of inputs ;                      ;
;     -- 7 input functions                     ; 0                    ;
;     -- 6 input functions                     ; 0                    ;
;     -- 5 input functions                     ; 3                    ;
;     -- 4 input functions                     ; 1                    ;
;     -- <=3 input functions                   ; 0                    ;
;                                              ;                      ;
; Combinational ALUTs by mode                  ;                      ;
;     -- normal mode                           ; 4                    ;
;     -- extended LUT mode                     ; 0                    ;
;     -- arithmetic mode                       ; 0                    ;
;     -- shared arithmetic mode                ; 0                    ;
;                                              ;                      ;
; Logic utilization                            ; 4 / 12,480 ( < 1 % ) ;
;     -- ALUT/register pairs used              ; 4                    ;
;         -- Combinational with no register    ; 1                    ;
;         -- Register only                     ; 0                    ;
;         -- Combinational with a register     ; 3                    ;
;     -- ALUT/register pairs unavailable       ; 0                    ;
;                                              ;                      ;
; Total registers*                             ; 3 / 14,410 ( < 1 % ) ;
;     -- Dedicated logic registers             ; 3 / 12,480 ( < 1 % ) ;
;     -- I/O registers                         ; 0 / 1,930 ( 0 % )    ;
;                                              ;                      ;
; ALMs:  partially or completely used          ; 2 / 6,240 ( < 1 % )  ;
;                                              ;                      ;
; Total LABs:  partially or completely used    ; 1 / 780 ( < 1 % )    ;
;                                              ;                      ;
; User inserted logic elements                 ; 0                    ;
; Virtual pins                                 ; 0                    ;
; I/O pins                                     ; 7 / 343 ( 2 % )      ;
;     -- Clock pins                            ; 3 / 16 ( 19 % )      ;
; Global signals                               ; 1                    ;
; M512s                                        ; 0 / 104 ( 0 % )      ;
; M4Ks                                         ; 0 / 78 ( 0 % )       ;
; Total block memory bits                      ; 0 / 419,328 ( 0 % )  ;
; Total block memory implementation bits       ; 0 / 419,328 ( 0 % )  ;
; DSP block 9-bit elements                     ; 0 / 96 ( 0 % )       ;
; PLLs                                         ; 0 / 6 ( 0 % )        ;
; Global clocks                                ; 1 / 16 ( 6 % )       ;
; Regional clocks                              ; 0 / 32 ( 0 % )       ;
; SERDES transmitters                          ; 0 / 38 ( 0 % )       ;
; SERDES receivers                             ; 0 / 42 ( 0 % )       ;
; JTAGs                                        ; 0 / 1 ( 0 % )        ;
; Average interconnect usage (total/H/V)       ; 0% / 0% / 0%         ;
; Peak interconnect usage (total/H/V)          ; 0% / 0% / 0%         ;
; Maximum fan-out node                         ; state[0]~reg0        ;
; Maximum fan-out                              ; 5                    ;
; Highest non-global fan-out signal            ; state[0]~reg0        ;
; Highest non-global fan-out                   ; 5                    ;
; Total fan-out                                ; 30                   ;
; Average fan-out                              ; 1.88                 ;
+----------------------------------------------+----------------------+
*  Register count does not include registers inside block RAM or DSP blocks.



+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk  ; N20   ; 1        ; 0            ; 10           ; 1           ; 1                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; rst  ; T19   ; 1        ; 0            ; 5            ; 3           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x    ; AA12  ; 8        ; 18           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                               ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; state[0] ; C13   ; 3        ; 18           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; state[1] ; D13   ; 3        ; 18           ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; state[2] ; Y9    ; 10       ; 25           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; z        ; Y12   ; 8        ; 18           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+----------------------------------------------------------+
; I/O Bank Usage                                           ;
+----------+----------------+---------------+--------------+
; I/O Bank ; Usage          ; VCCIO Voltage ; VREF Voltage ;
+----------+----------------+---------------+--------------+
; 1        ; 2 / 40 ( 5 % ) ; 3.3V          ; --           ;
; 2        ; 0 / 44 ( 0 % ) ; 3.3V          ; --           ;
; 3        ; 3 / 50 ( 6 % ) ; 3.3V          ; --           ;
; 4        ; 0 / 35 ( 0 % ) ; 3.3V          ; --           ;
; 5        ; 0 / 44 ( 0 % ) ; 3.3V          ; --           ;
; 6        ; 0 / 40 ( 0 % ) ; 3.3V          ; --           ;
; 7        ; 0 / 34 ( 0 % ) ; 3.3V          ; --           ;
; 8        ; 2 / 43 ( 5 % ) ; 3.3V          ; --           ;
; 9        ; 0 / 6 ( 0 % )  ; 3.3V          ; --           ;
; 10       ; 1 / 6 ( 17 % ) ; 3.3V          ; --           ;
+----------+----------------+---------------+--------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                       ;