z.v

用verilog设计一个简单的cpu系统

module z(din,clk,rst, zload,dout);
input din,rst, clk, zload;
output dout;
reg dout;
always@(posedge clk or negedge rst)
if(!rst)
dout<=0;
else if(zload)
dout<=din;
endmodule