control.vhd

来自「用VHDL实现的完整数字钟代码」· VHDL 代码 · 共 25 行

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CONTROL IS
PORT(CLKH,CLKM,JS,QS,QM:IN STD_LOGIC;-------手动较小时，分钟，计/较选择，秒进位，分进位
        ENH,ENM,CPH,CPM:OUT STD_LOGIC);-------小时使能，分钟使能，小时脉冲，分钟脉冲
END ;
 
ARCHITECTURE one OF  CONTROL IS
BEGIN
PROCESS(CLKH,CLKM,JS)
VARIABLE CLKHI,CLKMI,CLKI,JSI,QSI,QMI,enhi,enmi:STD_LOGIC;
BEGIN
 IF JS='1' THEN       ---------------------计时模式
   ENH<='1';QMI:=QM;
   ENM<='1';QSI:=QS;
   CPH<=QMI;CPM<=QSI;---------- 秒进位，分进位分别作为分钟脉冲，小时脉冲
ELSIF JS='0' THEN ----------------较时模式
   ENH<='1';CLKHI:=CLKH;
   ENM<='1';CLKMI:=CLKM;
 CPH<=clkhi;CPM<=clkmi;---------------外部手动输入脉冲作为分钟脉冲，小时脉冲

END IF;
end process;
end ;