wf_zk.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 44 行

// 该模块完成通过微分、脉冲展宽完成滤波功能

module  wf_zk(
		clk	,	     
		in	,	     
		out	);	
     
input  clk	;
input  in	;
output out	;

reg out		;
reg [1:0]pre	;
reg bit;
reg [7:0]q;	

always @(posedge clk)
begin
	pre[1]=pre[0];
	pre[0]=in;
	if(pre==2'b01)          //提取上升延，微分操作    
		bit=1;
	else
		bit=0;	
end


always @(posedge clk) 
begin
q[7:1]=q[6:0];              // 脉冲展宽8bit,完成滤波功能
q[0]=bit;
if (q[7:0]==0)
    out=0;
else
    out=1;           
end
	
endmodule