subdelay.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 20 行

// 延时子模块

module subdelay(clk,din,dout);
input clk;
input [7:0]din;
output [7:0]dout;

reg [7:0]dout;

always @(posedge clk)
begin
dout=din;
end

endmodule