div64.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 25 行

//6bit 64分频器

module div64(
clk,
divout);

input clk;
output divout;

reg [5:0]div;
reg divout;

initial
div=0;

always @(posedge clk)
begin
div=div+1;
divout=div[5];
end

endmodule