mux.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 25 行

//2选1数据选择器

module mux(
       q1,
       q2,
       out,
       m);

input [7:0]q2;
input [7:0]q1;
input m;
output [7:0]out;

reg [7:0]out;

always @(q1 or q2)
case({m})
1'b1:out=q1[7:0];
1'b0:out=q2[7:0];
endcase

endmodule