f1_zb.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 33 行

//0度相位载波

module f1_zb(
       f1,
       out);

input f1;
output [7:0]out;

reg [7:0]out;
reg [3:0]count;
reg [7:0]q1;

initial 
count=0;

always @(posedge f1)
begin
count=count+1;             //产生地址
out=q1[7:0];
end


rom16_1
U1( .address(count[3:0]),
    .inclock(f1),
    .q(q1)  );             //调用ROM表

endmodule