pj.v

来自「2dpsk,maxplus软件,包含连接原理图各个模块程序代码,可运行,管脚已经」· Verilog 代码 · 共 18 行

// 判决器，输出数据码元

module pj(clk,in,out);
input clk;
input in;
output out;

reg out;

always @(negedge clk)
begin
out=in;           
end

endmodule