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Timing Analyzer report for Lift_comtrol_main
Sun Sep 09 18:17:50 2007
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk0'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+----------------------------------+------------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+------------+-----------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 9.808 ns ; overweight ; up ; -- ; clk0 ; 0 ;
; Worst-case tco ; N/A ; None ; 8.388 ns ; num3~reg0 ; num3 ; clk0 ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -0.316 ns ; In_num3 ; num3~reg0 ; -- ; clk0 ; 0 ;
; Clock Setup: 'clk0' ; N/A ; None ; 203.96 MHz ( period = 4.903 ns ) ; down ; down ; clk0 ; clk0 ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+----------------------------------+------------+-----------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk0 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk0' ;
+-------+------------------------------------------------+--------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+--------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 203.96 MHz ( period = 4.903 ns ) ; down ; down ; clk0 ; clk0 ; None ; None ; 4.642 ns ;
; N/A ; 206.23 MHz ( period = 4.849 ns ) ; up3~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.565 ns ;
; N/A ; 210.93 MHz ( period = 4.741 ns ) ; down ; up ; clk0 ; clk0 ; None ; None ; 4.457 ns ;
; N/A ; 213.49 MHz ( period = 4.684 ns ) ; num1~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.423 ns ;
; N/A ; 213.58 MHz ( period = 4.682 ns ) ; down2~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.421 ns ;
; N/A ; 214.41 MHz ( period = 4.664 ns ) ; down ; Start~reg0 ; clk0 ; clk0 ; None ; None ; 4.380 ns ;
; N/A ; 216.97 MHz ( period = 4.609 ns ) ; num2~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.348 ns ;
; N/A ; 218.25 MHz ( period = 4.582 ns ) ; up3~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.321 ns ;
; N/A ; 219.88 MHz ( period = 4.548 ns ) ; down3~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.264 ns ;
; N/A ; 221.24 MHz ( period = 4.520 ns ) ; down2~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.236 ns ;
; N/A ; 221.88 MHz ( period = 4.507 ns ) ; num1~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.223 ns ;
; N/A ; 222.37 MHz ( period = 4.497 ns ) ; up2~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.236 ns ;
; N/A ; 222.42 MHz ( period = 4.496 ns ) ; down ; up3~reg0 ; clk0 ; clk0 ; None ; None ; 4.235 ns ;
; N/A ; 222.92 MHz ( period = 4.486 ns ) ; up1~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.225 ns ;
; N/A ; 223.41 MHz ( period = 4.476 ns ) ; Now_Floor[1] ; down ; clk0 ; clk0 ; None ; None ; 4.238 ns ;
; N/A ; 224.42 MHz ( period = 4.456 ns ) ; num4~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.172 ns ;
; N/A ; 225.78 MHz ( period = 4.429 ns ) ; Now_Floor[1] ; down4~reg0 ; clk0 ; clk0 ; None ; None ; 4.191 ns ;
; N/A ; 225.94 MHz ( period = 4.426 ns ) ; up ; down ; clk0 ; clk0 ; None ; None ; 4.188 ns ;
; N/A ; 226.45 MHz ( period = 4.416 ns ) ; Now_Floor[0] ; down ; clk0 ; clk0 ; None ; None ; 4.178 ns ;
; N/A ; 226.65 MHz ( period = 4.412 ns ) ; downled~reg0 ; down4~reg0 ; clk0 ; clk0 ; None ; None ; 4.174 ns ;
; N/A ; 227.38 MHz ( period = 4.398 ns ) ; Now_Floor[1] ; down2~reg0 ; clk0 ; clk0 ; None ; None ; 4.160 ns ;
; N/A ; 227.89 MHz ( period = 4.388 ns ) ; downled~reg0 ; up1~reg0 ; clk0 ; clk0 ; None ; None ; 4.150 ns ;
; N/A ; 228.89 MHz ( period = 4.369 ns ) ; Now_Floor[0] ; down4~reg0 ; clk0 ; clk0 ; None ; None ; 4.131 ns ;
; N/A ; 228.94 MHz ( period = 4.368 ns ) ; Now_Floor[1] ; up1~reg0 ; clk0 ; clk0 ; None ; None ; 4.130 ns ;
; N/A ; 230.79 MHz ( period = 4.333 ns ) ; num1~reg0 ; Start~reg0 ; clk0 ; clk0 ; None ; None ; 4.049 ns ;
; N/A ; 231.00 MHz ( period = 4.329 ns ) ; Now_Floor[2] ; down ; clk0 ; clk0 ; None ; None ; 4.091 ns ;
; N/A ; 232.07 MHz ( period = 4.309 ns ) ; up1~reg0 ; up ; clk0 ; clk0 ; None ; None ; 4.025 ns ;
; N/A ; 232.34 MHz ( period = 4.304 ns ) ; num4~reg0 ; Start~reg0 ; clk0 ; clk0 ; None ; None ; 4.020 ns ;
; N/A ; 232.77 MHz ( period = 4.296 ns ) ; Now_Floor[0] ; up1~reg0 ; clk0 ; clk0 ; None ; None ; 4.058 ns ;
; N/A ; 233.54 MHz ( period = 4.282 ns ) ; Now_Floor[2] ; down4~reg0 ; clk0 ; clk0 ; None ; None ; 4.044 ns ;
; N/A ; 233.59 MHz ( period = 4.281 ns ) ; down3~reg0 ; down ; clk0 ; clk0 ; None ; None ; 4.020 ns ;
; N/A ; 234.41 MHz ( period = 4.266 ns ) ; num3~reg0 ; up ; clk0 ; clk0 ; None ; None ; 3.982 ns ;
; N/A ; 235.57 MHz ( period = 4.245 ns ) ; down ; up2~reg0 ; clk0 ; clk0 ; None ; None ; 3.984 ns ;
; N/A ; 236.18 MHz ( period = 4.234 ns ) ; up ; up3~reg0 ; clk0 ; clk0 ; None ; None ; 3.996 ns ;
; N/A ; 236.18 MHz ( period = 4.234 ns ) ; down4~reg0 ; up ; clk0 ; clk0 ; None ; None ; 3.950 ns ;
; N/A ; 237.08 MHz ( period = 4.218 ns ) ; up ; up ; clk0 ; clk0 ; None ; None ; 3.957 ns ;
; N/A ; 237.19 MHz ( period = 4.216 ns ) ; Now_Floor[2] ; up1~reg0 ; clk0 ; clk0 ; None ; None ; 3.978 ns ;
; N/A ; 237.70 MHz ( period = 4.207 ns ) ; Now_Floor[1] ; Start~reg0 ; clk0 ; clk0 ; None ; None ; 3.946 ns ;
; N/A ; 238.10 MHz ( period = 4.200 ns ) ; upled~reg0 ; down4~reg0 ; clk0 ; clk0 ; None ; None ; 3.962 ns ;
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