latch_16.v

verilog 经典例子的源码 非常适用于初学verilog的朋友们

module latch_16(qo,din,load);
output[15:0] qo;
input[15:0] din;
input load;
reg[15:0] qo;

always @(posedge load)
begin  qo=din;  end

endmodule