ctl_lcd.tan.rpt
来自「采用FPGA控制LCD。程序中用了两个状态机」· RPT 代码 · 共 336 行 · 第 1/5 页
RPT
336 行
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; Off ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
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; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
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; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+--------------------------+-------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------+-------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[7] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[2] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[6] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[5] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[4] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[3] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[1] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 128.17 MHz ( period = 7.802 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|Clear_cnt[0] ; clk ; clk ; None ; None ; 7.571 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[7] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[2] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[6] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[5] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[4] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[3] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[1] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 129.35 MHz ( period = 7.731 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|Clear_cnt[0] ; clk ; clk ; None ; None ; 7.500 ns ;
; N/A ; 132.43 MHz ( period = 7.551 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|state.WR_Begin ; clk ; clk ; None ; None ; 7.320 ns ;
; N/A ; 132.77 MHz ( period = 7.532 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|breakpoint.Init_LCD ; clk ; clk ; None ; None ; 7.271 ns ;
; N/A ; 133.60 MHz ( period = 7.485 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|breakpoint.Clear_LCD ; clk ; clk ; None ; None ; 7.224 ns ;
; N/A ; 133.69 MHz ( period = 7.480 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|state.WR_Begin ; clk ; clk ; None ; None ; 7.249 ns ;
; N/A ; 134.03 MHz ( period = 7.461 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|breakpoint.Init_LCD ; clk ; clk ; None ; None ; 7.200 ns ;
; N/A ; 134.26 MHz ( period = 7.448 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|breakpoint.WR_Date ; clk ; clk ; None ; None ; 7.187 ns ;
; N/A ; 134.35 MHz ( period = 7.443 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|datetemp[4] ; clk ; clk ; None ; None ; 7.182 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[7] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[2] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[6] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[5] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[4] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[3] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[1] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.63 MHz ( period = 7.428 ns ) ; LCD:inst|Clear_cnt[6] ; LCD:inst|Clear_cnt[0] ; clk ; clk ; None ; None ; 7.167 ns ;
; N/A ; 134.88 MHz ( period = 7.414 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|breakpoint.Clear_LCD ; clk ; clk ; None ; None ; 7.153 ns ;
; N/A ; 135.34 MHz ( period = 7.389 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|breakpoint.WR_String ; clk ; clk ; None ; None ; 7.107 ns ;
; N/A ; 135.56 MHz ( period = 7.377 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|breakpoint.WR_Date ; clk ; clk ; None ; None ; 7.116 ns ;
; N/A ; 135.65 MHz ( period = 7.372 ns ) ; LCD:inst|Clear_cnt[9] ; LCD:inst|datetemp[4] ; clk ; clk ; None ; None ; 7.111 ns ;
; N/A ; 135.74 MHz ( period = 7.367 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|datetemp[0] ; clk ; clk ; None ; None ; 7.106 ns ;
; N/A ; 136.20 MHz ( period = 7.342 ns ) ; LCD:inst|delay_cnt[15] ; LCD:inst|sub_state[0] ; clk ; clk ; None ; None ; 7.030 ns ;
; N/A ; 136.37 MHz ( period = 7.333 ns ) ; LCD:inst|Clear_cnt[8] ; LCD:inst|datetemp[5] ; clk ; clk ; None ; None ; 7.072 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[7] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[2] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[6] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[5] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[4] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[3] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[1] ; clk ; clk ; None ; None ; 7.061 ns ;
; N/A ; 136.57 MHz ( period = 7.322 ns ) ; LCD:inst|Clear_cnt[5] ; LCD:inst|Clear_cnt[0] ; clk ; clk ; None ; None ; 7.061 ns ;
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