project3.hier_info

用VHDL语言实现一个10秒倒计时电路

|project3
ctrl => cou1.ACLR
ctrl => cou[0].ACLR
ctrl => cou[1].ACLR
ctrl => cou[2].ACLR
row[0] <= row[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[1] <= row[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[2] <= row[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[3] <= row[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[4] <= row[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[5] <= row[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[6] <= row[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
row[7] <= row[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[0] <= col[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[1] <= col[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[2] <= col[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[3] <= col[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[4] <= col[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[5] <= col[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[6] <= col[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
col[7] <= col[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => count1[15].CLK
clk => count1[14].CLK
clk => count1[13].CLK
clk => count1[12].CLK
clk => count1[11].CLK
clk => count1[10].CLK
clk => count1[9].CLK
clk => count1[8].CLK
clk => count1[7].CLK
clk => count1[6].CLK
clk => count1[5].CLK
clk => count1[4].CLK
clk => count1[3].CLK
clk => count1[2].CLK
clk => count1[1].CLK
clk => count1[0].CLK
clk => count2[24].CLK
clk => count2[23].CLK
clk => count2[22].CLK
clk => count2[21].CLK
clk => count2[20].CLK
clk => count2[19].CLK
clk => count2[18].CLK
clk => count2[17].CLK
clk => count2[16].CLK
clk => count2[15].CLK
clk => count2[14].CLK
clk => count2[13].CLK
clk => count2[12].CLK
clk => count2[11].CLK
clk => count2[10].CLK
clk => count2[9].CLK
clk => count2[8].CLK
clk => count2[7].CLK
clk => count2[6].CLK
clk => count2[5].CLK
clk => count2[4].CLK
clk => count2[3].CLK
clk => count2[2].CLK
clk => count2[1].CLK
clk => count2[0].CLK
clk => clk1.CLK
clk => clk2.CLK
alarm <= alarm~reg0.DB_MAX_OUTPUT_PORT_TYPE