plj.map.summary

来自「基于CPLD的数字频率计」· SUMMARY 代码 · 共 10 行

SUMMARY
10 行
字号 
Analysis & Synthesis Status : Successful - Sat Jan 10 14:37:13 2009
Quartus II Version : 5.1 Build 176 10/26/2005 SJ Full Version
Revision Name : plj
Top-level Entity Name : F
Family : MAX II
Total logic elements : 310
Total pins : 20
Total virtual pins : 0
UFM blocks : 0

plj.map.summary - 源码说明

本页面展示了「基于CPLD的数字频率计」中的 plj.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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