test_addahead4.v.bak

用verilog设计的FIR滤波器。滤波器需要很快的处理速度

module Test_AddAhead4();
reg[15:0] a,b;
reg cin;
wire[3:0] sum;
wire cout;
AddAhead4 add(a,b,cin,sum,cout);

initial 
begin
    cin=0;
    a=0;
    b=0;
    #10 a=3;
    #10 b=10;
    #10 a=9;
    #10 b=6;
    #10 a=2;
    #10 b=1;
    #20 $stop;
end

endmodule