jishu60.fit.summary

来自「verilog实例」· SUMMARY 代码 · 共 10 行

SUMMARY
10 行
字号 
Fitter Status : Successful - Wed May 06 13:18:36 2009
Quartus II Version : 6.0 Build 178 04/27/2006 SJ Full Version
Revision Name : jishu60
Top-level Entity Name : jishu60
Family : MAX7000S
Device : EPM7128SLC84-10
Timing Models : Final
Total macrocells : 24 / 128 ( 19 % )
Total pins : 24 / 68 ( 35 % )

jishu60.fit.summary - 源码说明

本页面展示了「verilog实例」中的 jishu60.fit.summary 源码文件，采用 SUMMARY 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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