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单片机开发
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verilog实例
verilog实例
单片机开发
127 K
77 次下载
2017-08-03
资源详细信息
文件格式
RAR
文件大小
127 K
资源分类
单片机开发
上传者
tiebob
发布时间
2017-08-03 10:50
下载统计
77
次
所需积分
2 积分
verilog实例 - 资源详细说明
verilog实例,用verilog模块例化方式设计一个60S的定时器。
verilog实例 - 源码文件列表
本资源包含 69 个源码文件
支持在线预览,点击文件名即可查看
1
jishu60.dbp
查看源码
2
jishu60.map.logdb
查看源码
3
jishu60.rtlv_sg.cdb
查看源码
4
jishu60.sim.hdb
查看源码
5
jishu60.eds_overflow
查看源码
6
jishu60.cmp.cdb
查看源码
7
jishu60.sim.rdb
查看源码
8
jishu60.sim.qmsg
查看源码
9
jishu60.hif
查看源码
10
jishu60.pof
查看源码
11
jishu60.qpf
查看源码
12
jishu60.qws
查看源码
13
jishu60.vwf
查看源码
14
dec7s.v
查看源码
15
jishu60.flow.rpt
查看源码
查看完整源码列表 (共 69 个文件) →
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