jishu60.fit.rpt

verilog实例

; 76       ; 75         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 77       ; 76         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 78       ; 77         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 79       ; 78         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 80       ; 79         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 81       ; 80         ; --       ; clr            ; input  ; TTL          ;         ; N               ;
; 82       ; 81         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 83       ; 82         ; --       ; clk            ; input  ; TTL          ;         ; N               ;
; 84       ; 83         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+--------------------------------------------------------------------------------------------------+
; I/O Standard                                                                                     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL          ; -          ; 1                    ; 0                 ; 0                 ; 1     ;
+--------------+------------+----------------------+-------------------+-------------------+-------+


+--------------------------------------------------------------------+
; Dedicated Inputs I/O                                               ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 83    ; Input ; --    ; TTL          ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 10 pF ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                    ;
+-----------------------------+------------+------+----------------------------------------+
; Compilation Hierarchy Node  ; Macrocells ; Pins ; Full Hierarchy Name                    ;
+-----------------------------+------------+------+----------------------------------------+
; |jishu60                    ; 24         ; 24   ; |jishu60                               ;
;    |Dec7s:u3|               ; 7          ; 0    ; |jishu60|Dec7s:u3                      ;
;    |Dec7s:u4|               ; 7          ; 0    ; |jishu60|Dec7s:u4                      ;
;    |block1:u2|              ; 4          ; 0    ; |jishu60|block1:u2                     ;
;       |lpm_counter:q_rtl_0| ; 3          ; 0    ; |jishu60|block1:u2|lpm_counter:q_rtl_0 ;
;    |jishi:u1|               ; 4          ; 0    ; |jishu60|jishi:u1                      ;
;       |lpm_counter:q_rtl_1| ; 4          ; 0    ; |jishu60|jishi:u1|lpm_counter:q_rtl_1  ;
+-----------------------------+------------+------+----------------------------------------+


+---------------------------------------------------------------------------------------------+
; Control Signals                                                                             ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; clk  ; PIN_83   ; 7       ; Clock        ; yes    ; On                   ; --               ;
; clr  ; PIN_81   ; 7       ; Async. clear ; no     ; --                   ; --               ;
+------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_83   ; 7       ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+-------------------------------------------------+
; Non-Global High Fan-Out Signals                 ;
+---------------------------------------+---------+
; Name                                  ; Fan-Out ;
+---------------------------------------+---------+
; jishi:u1|lpm_counter:q_rtl_1|dffs[3]  ; 14      ;
; jishi:u1|lpm_counter:q_rtl_1|dffs[1]  ; 14      ;
; jishi:u1|lpm_counter:q_rtl_1|dffs[0]  ; 14      ;
; jishi:u1|lpm_counter:q_rtl_1|dffs[2]  ; 13      ;
; block1:u2|lpm_counter:q_rtl_0|dffs[0] ; 11      ;
; block1:u2|lpm_counter:q_rtl_0|dffs[2] ; 11      ;
; block1:u2|lpm_counter:q_rtl_0|dffs[1] ; 11      ;
; clr                                   ; 7       ;
; ena                                   ; 4       ;
; ~GND~1                                ; 1       ;
; ~GND~0                                ; 1       ;
; Dec7s:u4|WideOr0~87                   ; 1       ;
; Dec7s:u4|WideOr1~73                   ; 1       ;
; Dec7s:u4|WideOr3~116                  ; 1       ;
; Dec7s:u4|WideOr5~144                  ; 1       ;
; Dec7s:u4|WideOr6~185                  ; 1       ;
; Dec7s:u3|WideOr4~127                  ; 1       ;
; Dec7s:u4|WideOr2~104                  ; 1       ;
; Dec7s:u3|WideOr5~238                  ; 1       ;
; Dec7s:u4|WideOr4~91                   ; 1       ;
; Dec7s:u3|WideOr3~157                  ; 1       ;
; Dec7s:u3|WideOr6~226                  ; 1       ;
; block1:u2|cout~36                     ; 1       ;
; Dec7s:u3|WideOr2~164                  ; 1       ;
; Dec7s:u3|WideOr0~118                  ; 1       ;
; Dec7s:u3|WideOr1~88                   ; 1       ;
+---------------------------------------+---------+


+-----------------------------------------------+
; Interconnect Usage Summary                    ;
+----------------------------+------------------+
; Interconnect Resource Type ; Usage            ;