jishu60.v

verilog实例

module jishu60(clk,clr,ena,cout,q);
   	input 			clk,clr,ena;
   	output[15:0] 	q;
	output		cout;
   	reg   [15:0] 		q;
	wire  [3:0]		q1,q2;
	wire			x;
   	jishi			u1(clk,clr,ena,x,q1); 
	block1			u2(clk,clr,x,cout,q2);
	Dec7s			u3(q1,q[7:0]);
	Dec7s			u4(q2,q[15:8]);
endmodule