dec7s.v

verilog实例

module Dec7s(a,q);
   input [3:0]		a;
   output [7:0] 	q;
   reg  [7:0] 		q;
always @(a)
    begin
	case(a)
       		0:q=8'b00111111; 1:q=8'b00000110;
		2:q=8'b01011011; 3:q=8'b01001111;	
		4:q=8'b01100110; 5:q=8'b01101101;
		6:q=8'b01111101; 7:q=8'b00000111;
		8:q=8'b01111111; 9:q=8'b01101111;
		10:q=8'b01110111;	11:q=8'b01111100;
		12:q=8'b00111001;	13:q=8'b01011110;
		14:q=8'b01111001;	15:q=8'b01110001;
	endcase
    end
endmodule